不用FIFO的话，存储芯片的地址线用什么方法来控制？速度如何达到要求?
魏坤同学的方案中用了FIFO存储器，读出和写入数据都不需要控制存储的地址若是换成其他存储芯片，就算存储器本身的速度能满足60M的速度要求，存储器的地址线又能用什么芯片来作为输入？
感觉速度会跟不上…… fpga cpld 但是如果仅限于AVR平台的话有解决的办法吗？ 采样率改成1M 或者更低 或者用高速计数器提供地址 FIFO能平衡采样连续均匀与存储非均匀(比如有中断来就打断存储的均匀性)突发特性,为合不用?采出时间轴上没有可信度的波形有屁用 ahc4040 cpld单片机不行 魏坤在http://www.ouravr.com/bbs/bbs_content.jsp?bbs_sn=3216042&bbs_page_no=1&bbs_id=3051这篇帖子里说：
我的第三版是有逻辑分析仪功能，8通道，最近是边写第二版程序边做第三版软件，今天刚到学校，在家上网不方便，处理一些学生应该做的事后，全力推出第二版，第三版稍侯~分享就是快乐！当然大家对我的电路设计有该批评的骂都可以，论坛就是学习的地方，我最近用IS61C1024做存储器，感觉挺好的，128k的容量，才10块钱，15ns的速度~以后就不用FIFO了~
不知道他会如何实现，我想如liuhenming所说的，用高速的计数器应该可以 IS61C1024的响应时间最短为10ns,太慢了，如果ADC的转换速率达到200MSPS或是250MSPS（这两个转换速率为大多数国内示波器及数据采集卡厂商所采用）存储速度太慢，存储深度太浅，要知道高速ADC大多不支持20MSPS内的低速采样率，所以128K x 8 SRAM 是无法担当这个存储任务的，它只能在ADS830E这个级别的应用中。 我认为使用CPLD+DDRII或DDRIII比较可行，成本较低，就算128M X 8的存储容量也不过二、三十块钱。 把500MSPS*8--->FPGA--->(512K*8)*8(4颗 61LV51216-10） 【8楼】 kinre
CPLD勉强能带SDRAM，DDR就别想了，只能用FPGA。
有了FPGA，ADC采样率不用变，FPGA抽样储存就行，所以容量也不需要太大。
阿莫的TEK才2.5K的储存深度，照样卖得很好。
【9楼】 wangguanfu
1片61LV51216比4片25616还贵。
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