jiereliyi 发表于 2010-11-25 09:06:44

请教个ADC采样速率的问题。

我在做一个手持示波器。采样速率最高为200Msps

想请教一下为什么高速ADC都有最低采样速率。

低于这个采样速率会有什么后果呢？

如果我的产品设计为可以采样0~20M，难道高频率信号的用高速ADC，低频率信号的还要加一片低速ADC吗？

AD9481的Datasheet中写道最高转换速率是250M最低20M难道我用这个采样10HZ的信号，采样一个周期那要用多大的ram啊？这个问题怎么解决呢？

wldshy 发表于 2010-11-28 11:38:36

高速AD要求采样保持电路有个很短的建立时间，建立时间短了，保持时间也很难做的很长。所以有个下限。高速AD采低频信号可以在后端FPGA中进行重采样。
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