使用TTL集成芯片时，多余的引脚处理方法
在网上看到有关TTL（74LS00为例）多余的引脚处理方法都是接高电平，而我们知道，TTL引脚悬空为1，平时用的话也是直接悬空。我想问的是接高电平与悬空有没有区别，有没有什么情况非接高电平不可？ 都可以吧，是怕悬空有可能被干扰吧。 我都接地处理 IC脚悬空电平会错乱，影响稳定性。 74HC的话，输入一定不能悬空，要不接地要不接高电平，悬空输出端会产生振荡 LS系列好一点，不过为了保证，还是别悬空好 多余的引脚给一个确定的电平。 2楼正说出我意，先前用的时候都不注意，不用的引脚就让它悬空，照楼上几位的说法，还是接高电平有保障点 建议没用到的引脚接固定电平 TTL的直接悬空。内部上拉有10K左右，没事。CMOS的如果带上拉则可以悬空，否则一定要接上去。 1．电源要求：TTL电路对电源要求较严。Vcc=+5V±10%超过这个范围将损失器件或造成功能不正常。TTL电路存在尖峰电流，流经电源内阻将产生电压尖峰，对电路系统造成较大的干扰。因此要求电源具有小的内阻和良好的地线，除了在电源输入端接有50μF电容的低频滤波外，每隔5~10个集成电路，还应接入一个0.01～0.1μF的高频滤波电容。在使用中规模以上集成电路和高速器件中，还应适当加高频滤波。
2．多余输入端的处理(以与非门为例)
（1）接高电平。当 < +5.5v时，可直接接 ，也可串入一只 1KΩ～10KΩ的电阻，或接2.4～４.5V的固定电压。
（2）若前级驱动能力强，可将多余端与使用端并联使用。但应注意对于T4000系列器件则应该避免这样使用。
（3）悬空。相当于逻辑“1”，对于少量小规模电路所构成的组合电路，实验时允许悬空处理。但是,输入端悬空容易受干扰，破坏电路功能。对于接有长线的输入的输入端，中大规模集成电路和使用集成电路较多的复杂电路，其多余输入端不允许悬空。
JK触发器、D触发器、其输入端是“与”的关系，可按上述同样处理。
（4）对于不使用的与非门，为了降低功耗，应把其中一个输入端接地。
（5）或非门、或门，不使用的输入端应接地；对于与或非门中不使用的与门，至少应有1个输入端接地。
3．TTL电路输入端通过电阻接地：电阻R数值的大小直接影响电路所处的状态。当R≤680Ω时，输入端相当于逻辑“0”，当R≥4.7KΩ，则输入端相当于逻辑“1”，对于不同系列的器件，R值有所不同。
4．输出端连接：不允许直接接+5V电源或接地。对于100PF以上的容性负载，应串接几百欧的限流电阻，否则将导致器件损坏。
除0C门和三态门处，输出端不允许并联使用，否则不仅会使电路逻辑混乱且导致器件损坏。
有时为了使后级电路获得较高的输出高电平（例如，驱动CM0S电路）允许
输出端通过电阻R（称提升电阻）接至 一般取R为3～5.1KΩ。
5．在电源接通情况下：不要移动或插入集成电路，因为电流的冲击会造成永久性损坏。
学完数电，随手补上，虽是copy出来的，个人感觉他还是总结的不错，平时可能没注意那么多，但相信细节决定成败，多注意一点好处多多。 用上了，顶 接地，接1都可以
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