看不见 发表于 2013-11-25 17:34:00

关于SDRAM的sclk和sclke

SDRAM有这种用法吗，把clk和clkE接在一起用一个时钟线，，能行吗

FPGA_WALKER 发表于 2013-11-25 20:04:38

不建议这样用，对于SDRAM来说CLKE是由CLK的上升沿进行采样的，当上升沿采到CLKE为低电平后决定进入power down mode 或Clock Suspend mode或自刷新模式，你这个图的接法相当于CLKE一直为高，还不如直接拉高。
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