atom100 发表于 2014-7-3 01:22:36

请教 FPGA的一个时钟输入管脚 可以驱动 两个 PLL吧？

请教 FPGA的一个时钟输入管脚 可以驱动 两个 PLL吧？

cxhy 发表于 2014-7-3 02:13:40

我印象里面好像最多可以驱动5个。

cmos2345 发表于 2014-7-3 03:27:54

必须可以

wye11083 发表于 2014-7-3 08:00:06

cmos2345 发表于 2014-7-3 03:27 必须可以

可以个头，你用源同步试试，保证你不能正常工作。

atom100 发表于 2014-7-3 08:05:36

请教楼上，所定义的 源同步 是什么意思 ？
一个输入时钟 接到 两个pll上，然后将 个输入时钟 当作同源时钟吗 ？

nibia 发表于 2014-7-3 11:11:44

不可以的

atom100 发表于 2014-7-3 14:52:02

哦，哪位能 有权威资料 ？
可以还是不可以呢 ？如果不要求 源同步

cmos2345 发表于 2014-7-3 17:42:00

那个时钟输入引脚是不是接晶振，是的话肯定可以驱动内部的2个pll

honeybear 发表于 2014-7-3 17:45:46

你设计一个这样的工程，编译一下就知道可不可以了！

sungngai 发表于 2014-7-6 22:02:09

以cyclone3为例，我记得手册上说可以的喔，不过延迟会大些。哎，看手册吧

zxq6 发表于 2014-7-6 23:26:19

编译过不了，要提示错误，暂时没得到解决办法而且，相邻的时钟输入到不同的pll也是不允许的

wowangru 发表于 2018-11-4 17:48:16

肯定啊！！！！！！！不然哪有那么多输入！！！！11

at90s 发表于 2018-11-4 18:09:22

同一个时钟驱动两个锁相环是实现什么需求呢？是一个锁相环的输出时钟信号数目不够吗？可以通过锁相环级联来做啊

wowangru 发表于 2018-11-12 17:41:58

肯定可以啊 ！！！

wowangru 发表于 2018-11-16 13:45:32

你想驱动多少个都可以
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