FlashNuk 发表于 2014-11-20 20:22:12

CyloneIV系列FPGA速度为6等级的，能否可靠运行在125MHz的频率？

正在设计一个125MHz采样频率的ADC采集系统，拟采用速度等级为6的CycloneIV系列FPGA，请问其速度能否跟得上，能否稳定可靠的运行于125MHz？

aureole 发表于 2014-11-20 20:24:17

当然可以，你想多了

20061002838 发表于 2014-11-20 20:36:38

far_infrared 发表于 2014-11-20 20:38:35

完全看你的设计

FlashNuk 发表于 2014-11-20 20:44:26

之前用过速度等级为7的CycloneIV，用Quartusii自带的移位存储器宏单元，在速度40MHz的时候，就已经不太稳定，而改用-6后，速度可以稳定下来。

rowen800 发表于 2014-11-20 21:08:41

芯片绝对是可以，看你的设计了

bx2231 发表于 2014-11-20 22:29:21

设计得正确可以达到。

wye11083 发表于 2014-11-21 11:54:59

FlashNuk 发表于 2014-11-20 20:44 之前用过速度等级为7的CycloneIV，用Quartusii自带的移位存储器宏单元，在速度40MHz的时候，就已经不太稳定 ...

这太夸张了吧，要知道-2的S6跑200M可以2层lut，100M可以堆5-6层lut，srf跑400M都刚刚的。

flyfox8 发表于 2014-11-21 13:00:00

这个要看设计了。

zhdiamond 发表于 2014-11-21 13:25:14

应该还是设计出了问题。

幸福的鱼 发表于 2014-11-21 20:49:15

没问题吧，我用cycloneII的芯片都可以跑125MHz

honeybear 发表于 2014-11-24 09:58:20

芯片是支持的，这个是绝对没有问题的，当然还要看你的设计了，时序写的不好的话就难说了

tangkuan660 发表于 2014-11-24 10:26:32

楼主的外部接口要设计好，跑个200M左右没有问题的。话说我用cycloneIII跑184M都没啥问题的。

qt11 发表于 2014-11-24 18:18:08

好的设计比 只考虑芯片速度等级更有效！

qin19890428 发表于 2014-11-24 20:26:00

应该是可以的

全频阻塞干扰 发表于 2014-11-27 20:56:03

完全看设计 我-7的片子跑150M

wdynh 发表于 2019-10-25 18:54:29

我也关心此问题，看来要做做实验呢，测试后告诉大家

wdynh 发表于 2019-10-25 19:32:29

wdynh 发表于 2019-10-25 18:54
我也关心此问题，看来要做做实验呢，测试后告诉大家

已经做了实验,用的是EP4CE6E22I7N,工作到了400MHz（配PLL），示波器只能测到100MHz，用了一个10分频，然后输出，稳定输出40MHz。外部竞争25MHz

zhanyanqiang 发表于 2019-10-25 21:32:35

wdynh 发表于 2019-10-25 19:32
已经做了实验,用的是EP4CE6E22I7N,工作到了400MHz（配PLL），示波器只能测到100MHz，用了一个10分频，然 ...

666 ~~~~关注下，最近也在研究

zouzhichao 发表于 2019-10-26 09:26:24

wdynh 发表于 2019-10-25 19:32
已经做了实验,用的是EP4CE6E22I7N,工作到了400MHz（配PLL），示波器只能测到100MHz，用了一个10分频，然 ...

用的啥示波器？

jianfengxixi 发表于 2019-10-26 09:43:09

wdynh 发表于 2019-10-25 19:32
已经做了实验,用的是EP4CE6E22I7N,工作到了400MHz（配PLL），示波器只能测到100MHz，用了一个10分频，然 ...

引脚输出速度和内部逻辑速度不一样的，要慢点

雨雪随行 发表于 2019-10-26 17:37:15

正常的设计都够了
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