论坛首页 › FPGA › CPLD如何实现 一个引脚输入频率，从另外一个脚输出？

linbo411 发表于 2015-11-4 16:35:51

CPLD如何实现 一个引脚输入频率，从另外一个脚输出？

刚有个项目需要用到CPLD，对此不是太熟悉，怎样实现一个引脚输入频率，然后从另外一个引脚输出呢？VHDL编程

蓝色风暴@FPGA 发表于 2015-11-4 16:38:37

assign a = b；

NJ8888 发表于 2015-11-4 16:42:37

蓝色风暴@FPGA 发表于 2015-11-4 16:38
assign a = b；

你这不是VHDL

linbo411 发表于 2015-11-4 16:48:44

蓝色风暴@FPGA 发表于 2015-11-4 16:38
assign a = b；

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

Entity div is
    port(FreOut:out bit;Frein:in bit);
end div;

architecture Fout of div is

begin

       FreOut <=Frein;
       
endFout;



这么写对吗？

xuyaqi 发表于 2015-11-4 16:51:15

通过一个非门就可以了。

wuzhpo720 发表于 2015-11-4 20:17:07

用一个门,或者缓冲.

zxq6 发表于 2015-11-4 21:47:18

如果是a家的，用原理图搭建就可以了，不需要代码

查看完整版本: CPLD如何实现 一个引脚输入频率，从另外一个脚输出？