aglen_still 发表于 2018-10-8 17:03:01

关于CPLD应用问题

想用CPLD模拟这样的元件，下图是该元件的信号处理时序，简单讲就是一个光转I/O信号输入元件后，元件输出两路向下图时序的I/O信号，输出信号1要求不高，但是输出信号2的时间要求比较高时间差50ns以内吧。
难点是CPLD要模拟12个这样的元件，并且每次会有6路信号同时输入，也要求他们同时按时序图被处理。

问题：
1.这种并行处理的应用要求正是CPLD所擅长的吧？ 会有时间差吗，比如处理第一路信号时第二路得等着，那样的话到第6路就太晚了。
2. 我还不能熟练使用CPLD，所以想有偿寻找可以帮我用VHDL实现此功能的朋友。

mubei 发表于 2018-10-8 17:10:08

“难点是CPLD要模拟12个这样的元件，并且每次会有6路信号同时输入，也要求他们同时按时序图被处理。”
这个是CPLD和FPGA最擅长做的事情
只要逻辑资源和引脚够，你同时几百个输入都不是问题

aglen_still 发表于 2018-10-8 17:29:18

mubei 发表于 2018-10-8 17:10
“难点是CPLD要模拟12个这样的元件，并且每次会有6路信号同时输入，也要求他们同时按时序图被处理。”
这个 ...

谢谢您
我还不太会CPLD，延时就靠，做个分频器然后以+1的方式做吗？

aglen_still 发表于 2018-10-8 17:30:40

至少需要3*12个I/O，是不是得先编程，编译后才能确定逻辑资源数量？

hongfadg 发表于 2018-10-8 17:33:31

输出信号2应该问题不大,但是信号1如果一定要求上升沿和下降沿有个斜面,那就不太容易了.

aglen_still 发表于 2018-10-8 17:40:57

hongfadg 发表于 2018-10-8 17:33
输出信号2应该问题不大,但是信号1如果一定要求上升沿和下降沿有个斜面,那就不太容易了. ...

呵呵输出信号1的斜面指的是I/O转模拟信号，那个模拟信号从0到高电平的时间，要求不严格。
谢谢您的关注

wye11083 发表于 2018-10-8 17:48:04

这是fpga的最简单的活了。延时＋移位寄存器。但是注意fpga进去再出来最快也得10ns。

mubei 发表于 2018-10-8 17:03:02

aglen_still 发表于 2018-10-8 17:30
至少需要3*12个I/O，是不是得先编程，编译后才能确定逻辑资源数量？

建模出一个来就可以确定需要多少逻辑资源了

3DA502 发表于 2018-10-8 23:43:04

学习能力。。。

LZ肯定是个老板{:biggrin:}

aglen_still 发表于 2018-10-9 10:13:57

3DA502 发表于 2018-10-8 23:43
学习能力。。。

LZ肯定是个老板

献丑了，我只了解CPLD应该能干这个，但是真没用过

kebaojun305 发表于 2018-10-9 11:27:09

楼主这应用 能想到用CPLD来解决，证明 还是知道点的。

qq14140231 发表于 2018-10-9 12:29:33

CPLD的延迟是5~10ns级的，你放心用吧，只要程序写正确

zhang0352505 发表于 2018-10-9 12:43:43

我觉得实现起来应该没问题的，不知道楼主难点在哪里？延时的话，问题不大

aglen_still 发表于 2018-10-9 17:53:36

zhang0352505 发表于 2018-10-9 12:43
我觉得实现起来应该没问题的，不知道楼主难点在哪里？延时的话，问题不大 ...

难点在于我做过任何CPLD设计{:lol:}
只是有些了解，向大家确认一下。

NJ8888 发表于 2018-10-9 19:28:43

上面时间间隔精度要多少？
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