请教，verilog中，数组越界赋值了会怎么样？
reg value;如果在赋值的时候， 使用 value = data;
value = data;
这样的越界的赋值，会有什么样的后果？ value8应该是相当于value（0）吧 liwei_jlu 发表于 2019-7-27 11:43
value8应该是相当于value（0）吧
测试看看！ 会报错不能综合。 会报错 aammoo 发表于 2019-7-27 16:19
会报错
没有报错哦，我是用的一个下表变量 spsp是0~15变化，所以，有可能越界，并没有报错。 只截取sp前三位，我猜的 本帖最后由 get500wan 于 2019-7-27 20:40 编辑
leicai05 发表于 2019-7-27 16:30
没有报错哦，我是用的一个下表变量 spsp是0~15变化，所以，有可能越界，并没有报错。 ...
硬件描述语言，别老有软件的思想。变下标寻址，就是存储器了，地址总线寻址访问。 leicai05 发表于 2019-7-27 16:30
没有报错哦，我是用的一个下表变量 spsp是0~15变化，所以，有可能越界，并没有报错。 ...
贴出来看一下，直接寻址应该会报错的，如果是类似计数那就溢出了，不会报错 aammoo 发表于 2019-7-27 21:45
贴出来看一下，直接寻址应该会报错的，如果是类似计数那就溢出了，不会报错 ...
这部分代码贴在下面，data_sp是4bit, 数组定义的是7个16位数据， 实际接收的时候，会重复16次。
reg data_sp;
reg ad_value;
case (c_step)
...其他代码部分
4'd5 : begin//保存数据
cs <= 1'b0;
ad_value <= {db15_4, cr3_0};
c_step <= 4'd6;
end
4'd6 : begin
rd <= 1'b1;
if(data_sp < 5'd15) begin
data_sp <= data_sp + 1'b1;
c_step <= 4'd4;
cs <= 1'b0;
end
else begin
data_sp <= 0;
value <= ad_value;
c_step <= 4'd7;
cs <= 1'b1;
end
end
...其他代码部分
endcase leicai05 发表于 2019-7-29 08:38
这部分代码贴在下面，data_sp是4bit, 数组定义的是7个16位数据， 实际接收的时候，会重复16次。
reg
你看一下综合后的电路，应该只接了3条地址线
你sp最高位是1的时候跟sp最高位是0的时候写的地址是一样的 应该截取了 综合器会直接忽略掉。
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