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771749862 发表于 2019-9-25 14:03:29

xilinx DDR3 IP综合报错

这几天在弄DDR3的IP，发现编译的时候报错，百度了下没找到原因

用的是vivado 2019.1，求大神指导一下

Nuker 发表于 2019-9-25 14:20:19

错误信息讲得很清楚：你的u2_data_source的输出接到DDR3控制器的输出端了

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