论坛首页 › FPGA › verilog testbench文件如何产生指定持续时间的时钟？

mrf245 发表于 2019-11-14 09:22:32

verilog testbench文件如何产生指定持续时间的时钟？

用verilog编写testbench，可以产生一直连续的指定周期时钟。
有没有办法指定在某段时间内产生指定周期时钟？比如在第1000nS开始产生周期10nS时钟，持续500nS然后停止。

Nuker 发表于 2019-11-14 09:57:26

关键字：repeat

wye11083 发表于 2019-11-14 12:04:49

直接写，＃延时，while（1）循环，always循环，各种。

littlebadbay 发表于 2019-11-17 16:59:26

用#延时就可以了

查看完整版本: verilog testbench文件如何产生指定持续时间的时钟？