ackyee 发表于 2020-7-28 09:00:18

请教下XILINX FPGA 的两个高速GTX GTP的BANK 可否通用高速时钟

如题    画图的时候 发现把GTX GTP的参考时钟画到另一个bank 上了。 不知道用作高速收发模块通信速度12G 的时候 是否 只能一个bank 对应自己的时钟 ，还是说可以共享时钟

Mecono 发表于 2020-7-28 09:16:37

我记得再vivado中 GTX GTP模块IP的参考时钟是单独的，并且对时钟jitter有要求，不建议和其余bank公用。

ackyee 发表于 2020-7-28 09:25:51

Mecono 发表于 2020-7-28 09:16
我记得再vivado中 GTX GTP模块IP的参考时钟是单独的，并且对时钟jitter有要求，不建议和其余bank公用。 ...

是的 我现在也在翻XILINX 的参考设计全是一路BANK 对应两个独立参考时钟。   看来要改设计了

wye11083 发表于 2020-7-28 10:16:30

ackyee 发表于 2020-7-28 09:25
是的 我现在也在翻XILINX 的参考设计全是一路BANK 对应两个独立参考时钟。   看来要改设计了 ...

理论上没问题，看手册，gtxrefclk是可以左右级联的，挨着的bank应该可以。

另外，哪怕真的不行，你走gclk看看ber怎样。pll的jitter理论上在100ps以内，但是pll本身也是个jitter filter，所以单纯的cycle to cycle jitter在短时间内（几个us）应该不会超过1b宽度，因此理论上你走gclk过去也应该是能工作的，顶多ber大些。通常误码率能满足设计要求即可，无需追求超低的误码率。

ocam-vesta 发表于 2020-7-28 10:25:05

ackyee 发表于 2020-7-28 09:25
是的 我现在也在翻XILINX 的参考设计全是一路BANK 对应两个独立参考时钟。   看来要改设计了 ...

参考时钟可以给相邻两个bank共用，即参考时钟在中间bank，那么上下两个bank都可以使用（共3个bank只用一路时钟），这是GTX和GTP；GTH可以上下各两个bank都可以使用（共5个bank用一路时钟）

ackyee 发表于 2020-7-28 10:44:38

wye11083 发表于 2020-7-28 10:16
理论上没问题，看手册，gtxrefclk是可以左右级联的，挨着的bank应该可以。

另外，哪怕真的不行，你走gcl ...

谢谢图改成同个bank了   减少不必要的问题

ackyee 发表于 2020-7-28 10:45:22

ocam-vesta 发表于 2020-7-28 10:25
参考时钟可以给相邻两个bank共用，即参考时钟在中间bank，那么上下两个bank都可以使用（共3个bank只用一 ...

谢谢 早上已经把图改成同一个bank 进出了   怕有问题怕时钟锁不定{:lol:}

wang110 发表于 2020-7-28 11:10:08

请教各位大神，高速接口用的太多了，导致全局时钟资源(32个)用超了，在vivado中如何观察哪些时钟是全局的，哪些时钟是占用局部的，以方便优化。原来用ISE直接打开时钟报告就可以看到了。

ocam-vesta 发表于 2020-7-28 11:44:59

wang110 发表于 2020-7-28 11:10
请教各位大神，高速接口用的太多了，导致全局时钟资源(32个)用超了，在vivado中如何观察哪些时钟是全局的， ...

REPORT CLOCK NETWORKS，这里有全部的时钟网络，可以看到是否调用BUFG

ackyee 发表于 2020-7-29 16:24:45

ocam-vesta 发表于 2020-7-28 11:44
REPORT CLOCK NETWORKS，这里有全部的时钟网络，可以看到是否调用BUFG

请问下12G-SDI下 是不是 只支持4k422而不支持 444？   两者显示效果上差距大吗？
好像HDMI2.0 支持 444的

ocam-vesta 发表于 2020-7-29 18:31:58

ackyee 发表于 2020-7-29 16:24
请问下12G-SDI下 是不是 只支持4k422而不支持 444？   两者显示效果上差距大吗？
好像HDMI2.0...

是的，只支持422；理论上两者显示肯定是有差距的，还是要看应用场景，举例来说，传输有多种颜色字体的场景，422还是不如RGB

vjcmain 发表于 2020-8-3 09:11:24

wye11083 发表于 2020-7-28 10:16
理论上没问题，看手册，gtxrefclk是可以左右级联的，挨着的bank应该可以。

另外，哪怕真的不行，你走gcl ...

大佬，altera fpga您工作中用的多吗？ 我们现在在用alteraArial 1010AX057H3F34E2SG 在采集ADC的时候遇到时许问题。能否帮忙号号脉?

wye11083 发表于 2020-8-3 09:13:44

vjcmain 发表于 2020-8-3 09:11
大佬，altera fpga您工作中用的多吗？ 我们现在在用alteraArial 1010AX057H3F34E2SG 在采集ADC的时 ...

Altera我还真不怎么用。{:sweat:}

单端+线长的话把板子CLK做好隔离，信号尽量不要超过8mA Fast，否则将会造成严重的振铃。线短了会产生较强的过冲，但是不会产生严重干扰。

vjcmain 发表于 2020-8-3 09:15:09

本帖最后由 vjcmain 于 2020-8-3 09:20 编辑

wye11083 发表于 2020-8-3 09:13
Altera我还真不怎么用。

单端+线长的话把板子CLK做好隔离，信号尽量不要超过8mA Fast，否则将 ...

您才是FPGA的资深大佬啊。我现在没法给你PM。也没权限加您好友，方便加下我微信吗？13918032693，我把实际情况跟您描述下。麻烦指点下思路。 卡一个多月了。

wye11083 发表于 2020-8-3 09:45:28

vjcmain 发表于 2020-8-3 09:15
您才是FPGA的资深大佬啊。我现在没法给你PM。也没权限加您好友，方便加下我微信吗？13918032693，我把实 ...

你可以开贴把整个数据流描述一下：数据从哪来，到哪去，什么接口，什么总线，这样大家才能帮你分析。坛里牛人还是有一堆的。

armok. 发表于 2020-8-3 20:03:27

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