论坛首页 › FPGA › 请教大家，vivado下，如何直接在hdl代码里添加时序约束？

xxdd 发表于 2021-3-23 08:57:41

请教大家，vivado下，如何直接在hdl代码里添加时序约束？

比如把某些路径设置成伪路径，如果能直接在代码里进行约束会方便很多
我记得是有这个功能的，但是没找到相关资料，请大家分享一下方法吧，非常感谢！

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