一个EP4CE10F17c8的FPGA模块例化问题
本帖最后由 三年模拟 于 2021-12-17 16:05 编辑目前做一个FPGA运动控制卡,16路步进电机输出,一个模块是步进电机的运动控制,如下,例化出16路控制
stepmotor uut_stepmotor1(
.clk(clk_50m), //时钟信号,50MHz
.rst_n(sys_rst_n), //复位信号,低电平有效
.en(stepmotor1_start),
.switch(stepmotor1_switch),
.upos(stepmotor1_upos),
.spos(stepmotor1_spos),
.dpos(stepmotor1_dpos),//目标步数
.vmax(stepmotor1_vmax),//最大速度
.running(stepmotor1_running),
.pulse(stepmotor1_pulse) //sin输出值
);
stepmotor uut_stepmotor2(.clk(clk_50m), //时钟信号,50MHz
.rst_n(sys_rst_n), //复位信号,低电平有效
.en(stepmotor2_start),
.switch(stepmotor2_switch),
.upos(stepmotor2_upos),
.spos(stepmotor2_spos),
.dpos(stepmotor2_dpos),//目标步数
.vmax(stepmotor2_vmax),//最大速度
.running(stepmotor2_running),
.pulse(stepmotor2_pulse) //sin输出值);
....省略,同上类推
stepmotor uut_stepmotor6(.clk(clk_50m), //时钟信号,50MHz
.rst_n(sys_rst_n), //复位信号,低电平有效
.en(stepmotor6_start),
.switch(stepmotor6_switch),
.upos(stepmotor6_upos),
.spos(stepmotor6_spos),
.dpos(stepmotor6_dpos),//目标步数
.vmax(stepmotor6_vmax),//最大速度
.running(stepmotor6_running),
.pulse(stepmotor6_pulse) //sin输出值);
....省略,同上类推
stepmotor uut_stepmotor16(.clk(clk_50m), //时钟信号,50MHz
.rst_n(sys_rst_n), //复位信号,低电平有效
.en(stepmotor16_start),
.switch(stepmotor16_switch),
.upos(stepmotor16_upos),
.spos(stepmotor16_spos),
.dpos(stepmotor16_dpos),//目标步数
.vmax(stepmotor16_vmax),//最大速度
.running(stepmotor16_running),
.pulse(stepmotor16_pulse) //sin输出值);
其中running信号是输出,表示电机运动状态,0停止,1运动。
现在问题来了,16个模块中,第6和16的running输出一直是0,其余14个没问题,已经检查了,各种io配置,不是引脚配置问题,肯定是其他问题导致,这16路输出,除了第6和16模块的running不正常(16路电机都能动),其余都是正常工作的,有没有大佬帮忙看下,什么问题导致。
已解决,资源到92%以上,就会有bug了,优化了寄存器数量,资源释放了些,就没问题了
fpga 的IP内部实现步进加减速?楼主牛X哦. 三年模拟 发表于 2021-12-17 17:24
已解决,资源到92%以上,就会有bug了,优化了寄存器数量,资源释放了些,就没问题了
...
。。。。这不是bug,这是你时序没过。你左边的时序都报错了难道不处理好? 本帖最后由 三年模拟 于 2021-12-30 11:28 编辑
公司就我一个嵌入式,自学fpga一年左右,都是小打小闹,这段时间学习了时序约束,出现上面的问题的确不是约束的问题,而是步进电机加减速的步数计算模块一个启动使能没弄好,导致概率出问题,现在已经修复了,程序已经经过了测试,16路步进独立加减速稳如老狗。
等项目做好了,我计划开源部分,目前实现的功能有stm32-fsmc<->fpga->sdram,stm32能够通过fsmc读写fpga外挂的sdram,在非进行插补的时候,fpga可以独立进行加减速,接下来准备用stm32来实现简单的插补算法,而后fpga来运行。 三年模拟 发表于 2021-12-30 10:38
公司就我一个嵌入式,自学fpga一年左右,都是小打小闹,这段时间学习了时序约束,出现上面的问题的确不是约 ...
期待。。。。。 进展如何? 三年模拟 发表于 2021-12-30 10:38
公司就我一个嵌入式,自学fpga一年左右,都是小打小闹,这段时间学习了时序约束,出现上面的问题的确不是约 ...
(引用自5楼)
项目搞好了?
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