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yimengxiaoyao 发表于 2022-5-8 13:21:02

ultrascale+ 里面怎么实现bitslip 功能

iserdes3出来的数据怎么进行bitslip呢，出来的并行数据直接用两个寄存器缓存，每个bitslip 周期移位一次么。

wye11083 发表于 2022-5-8 13:27:12

自带bitslip，你参考xilinx的ug。

yimengxiaoyao 发表于 2022-5-8 18:01:05

wye11083 发表于 2022-5-8 13:27
自带bitslip，你参考xilinx的ug。
(引用自2楼)

iserdes3 里面好像不带bitslip，iserdes2带。

wye11083 发表于 2022-5-8 20:13:59

yimengxiaoyao 发表于 2022-5-8 18:01
iserdes3 里面好像不带bitslip，iserdes2带。
(引用自3楼)

那就无解，你试试用它自带的bit align吧。估计是被xilinx简化掉了。毕竟从7+开始bufio就没有了，只能走pll了。

sishuinian2022 发表于 2022-6-22 10:37:20

bit slip 自己写，手册上写的很明白

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