请教坛友cpld的时钟输入输出引脚选择，还有jtag电平问题
我不搞vhdl编程，也不熟悉cpld，只是摸索着把硬件搭好。cpld可能安路或高云。cpld要输入2个有源晶振，大概是50MHz和33MHz，分别接到不同的全局时钟输入引脚GCLK，这个清楚。该GCLK所在BANK电压多少，就选对应电压的有源晶振？
输出时钟的话，对引脚没什么特殊要求吧？就是将晶振时钟通过cpld分多2路输出。全局时钟引脚好像都是输入的，输出就只能用普通引脚了？
JTAG引脚所在BANK的供电多少，JTAG的通信电平就是一样的？JTAG编程器可以自适应电平，但是jtag的几个引脚得上拉，应该上拉到所在bank的电压？
本帖最后由 zkf0100007 于 2022-6-11 14:16 编辑
1.晶振电压对应GCLK BANK电压
2.时钟输出最好也接GCLK
3.JTAG电压一般是3.3V，具体看CPLD手册
4.JTAG电压是多少，就上拉到多少
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