请教下各位，画ZYNQ DDR的时候大家规则里都考虑 pin delay了吗？
本帖最后由 ackyee 于 2022-12-22 20:37 编辑之前没注意这块，然后刚另一个帖子有坛友提到pin delay的问题，然后特地用vivado导出了一下pin delay 的 信息， 好家伙 DDR最高的pin delay是 114ps， 最低的是 56ps
按照1ps =6mil 来计算 差了348mil 了
这妥妥的 超过了DDR的等长规范了，
但是我在查资料的时候又看到 有人提到 zedboard 官方的板子在说明里提到 他们的板子没有考虑封装的 pin delay 来做等长（按照他提供的zedboard链接点进去 已经没有这个页面了 ，所以无法求证）
所以 想提两个问题
1. 这部分pin delay 大家等长规则上都添加上去的吗吗？
2.如果ZYNQ有 pin delay ，那DDR 芯片是否有这个参数需要一同注意？
3.PS 和mil 的换算关系是 1ps=6mil吗？
4.如果按照pin delay 来计算的话，那7020 和7010的电路 不能完全兼容替换了，我看 好多pin 都是 相差20ps以上也就是 相差100多mil 距离了 本帖最后由 hugohehuan 于 2022-12-22 21:29 编辑
按照官方要求是要的
Zynq自己的在Vivado里面有，具体是啥地方记不清了……
DDR芯片的就得问代理或者原厂了，拿不到的话，你当成0一般用用也可以
其实这个手册的要求是保证100%能用，出了问题可以找他
没按照他这个要求就自己负责 hugohehuan 发表于 2022-12-22 21:26
按照官方要求是要的
(引用自2楼)
那好尴尬的，我还想在设计里兼容 7010 和7020 ，结果看了这两颗的 pin 脚delay 差的好多{:mad:} ackyee 发表于 2022-12-22 21:30
那好尴尬的，我还想在设计里兼容 7010 和7020 ，结果看了这两颗的 pin 脚delay 差的好多...
(引用自3楼)
选一个高速率、低延迟的DDR3芯片，然后做做时序仿真吧，看看余量上能不能兼容 不考虑也没关系，毕竟速度不高。ultrascale就要考虑了
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