界面基于MINILA 100M逻辑分析仪

mcupro · 发表于 2011-9-23 00:39:58

基于MINILA的界面，我做了一些修改，MINILA上位软件是我见过的最好最正规的DELPHI项目，非常崇拜原作者。

关于MINILA论坛有专门主题讨论帖：
http://www.ourdev.cn/bbs/bbs_con ... o=1&bbs_id=3055

我只是使用了MINILA的界面，硬件部分以及通讯协议从新定义。
先看图

这个8路的波形太熟悉了，我们用来检测网店生产的SALEAE逻辑分析仪，也是LWLA抓出的第一个波形(原文件名:LWLA1.JPG)

具有数据列表查看功能可以设置组并且可以给界面信号线定义颜色 (原文件名:LWLA2.JPG)

屏蔽掉不使用的信号硬件不采集屏蔽掉的信号节省容量软件不显示屏蔽掉得信号更加集中注意力 (原文件名:LWLA3.JPG)

支持高低电平上下边缘触发 (原文件名:LWLA4.JPG)

采样周期设置10ns 20ns 50ns 100ns 200ns 500ns ...至于别的变化量采集逻辑分析仪有没有，反正这个是有了 (原文件名:LWLA5.JPG)

万绿层中红一点动人春色不需多这是解析RS232的截屏是用10NS周期来取样115200波特率 (原文件名:LWLA6.JPG)

采样速率是被采样速率的2倍以上就可以正确还原（采样定理只具有参考价值一般采样率设置4倍以上）采集115200的信号用1US的采样周期就足够上图用了10NS的采用采样周期目的说明具有良好的输入前段没有产生毛刺 (原文件名:lwla7.JPG)

可以设置各种颜色加以区别 (原文件名:lwla10.JPG)

主要开发工具：
FPGA:QuartusII 8.0
FX2 USB固件:KEIL C
DLL: VC6.0
界面;DELPHI 7.0
驱动:LIBUSB
原理图以及元件PCB封装:protel99se
PCB LAYOUT; pads2007

在硬件设计的时候用到了多个比较有创意的设计方法：
1，在设计状态变化采集的逻辑时候，使用了多个状态机，实现了压缩比例可变的压缩方式，兼顾内存使用量和采集时间。
2，使用68013对FPGA进行配置，控制灵活，在软件开启时进行配置，配置时间小于0.5秒。
3，FPGA内部使用NIOS处理器，运行在100M，大大极少系统设计难度提高了灵活性。
4，68013接口部分采用了状态机加速，接SLAVE FIFO。
5，输入缓冲芯片74LVC16245的供电采用1W 0505S固态DC/DC模块，隔离效果好，主要用来保护FPGA 68013 以及电脑主板。

主操作界面演示版本不需要连接硬件不需要安装驱动ourdev_679079ANE550.rar(文件大小:1.57M) (原文件名:sft_scr.rar)

补充内容 (2012-4-1 07:50):

farmer · 发表于 2011-9-23 09:36:48

mark一下

STM32_Study · 发表于 2011-9-23 11:19:47

等产品上架～～～

huangdog · 发表于 2011-9-23 11:39:28

貌似很强大。。。记号，等更新。

lostmj · 发表于 2011-9-23 12:07:27

顶！

quzegang · 发表于 2011-9-23 14:30:03

界面很强大，坐等产品！！

jordonwu · 发表于 2011-9-23 15:32:45

顶！

mcupro · 发表于 2011-9-25 23:04:27

实验电路板子正面 (原文件名:top.JPG)

实验电路板子反面 (原文件名:bottom.JPG)

盒子外观 (原文件名:box.jpg)

运行屏幕 (原文件名:scr.JPG)

quzegang · 发表于 2011-9-26 15:50:24

这么好的产品怎么没有人顶呢

lyp103 · 发表于 2011-9-29 12:19:48

能分析几种协议？如IIC，SPI等，存储深度是多少？

mcupro · 发表于 2011-9-30 03:13:36

回复【9楼】lyp103
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UART I2C SPI 以及PWM 现在都完整支持。

存储器采用的是两片51216或者25616 。对应的物理存储容量是2MBYTE或1MBYTE。

因为采用使用TIMING STATE 模式保存数据，并且压缩率动态可变，等效存储深度不固定。

dodgecat · 发表于 2011-9-30 07:13:41

隔离电源没焊吧

mcupro · 发表于 2011-10-1 20:19:10

回复【11楼】dodgecat
隔离电源没焊吧
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是的这个实验板子上没有焊接

RENMA · 发表于 2011-10-1 20:49:09

搂住你的68013和FPGA之间用的是同步FIFO 还是？？？

mzbhy · 发表于 2011-10-1 21:35:13

支持。

mzbhy · 发表于 2011-10-1 21:35:27

支持。

mcupro · 发表于 2011-10-2 09:34:11

回复【13楼】RENMA
搂住你的68013和fpga之间用的是同步fifo 还是？？？
-----------------------------------------------------------------------

异步的FIFO，读写68013 FIFO的波形是由状态机画出来的，以下代码实现了从32位FPGA内部FIFO里面取数据存放在16的68013FIFO里。

module u32_fx2(
      input clk,rst,q_valid,
      output reg read,
      input [31:0]fifo_q,
      input usb_allow_wr,
      output reg [15:0] usb_data,
      output reg usb_wr,
      output reg usb_pkt_end,
      input cmd_pkt_end,
      output reg all_done
   );
         parameter IDLE =0;
            parameter CHK_FIFO_USB= 1;
            parameter GET_U32 =2 ;
            parameter  DELAY1=3;
            parameter  SELECT_DATA1=4;
            parameter CLR_WR1=5;
            parameter    DELAY2=6;
            parameter    SET_WR1=7;
            parameter    SELECT_DATA2=8;
            parameter    CHK_ALLOW_WR=9;
            parameter    CLR_WR2=10;
            parameter    DELAY3=11;
            parameter    SET_WR2=12;
            parameter    WR_U32_DONE=13;
            parameter PKT_END_READY=14;
            parameter    CLR_PKT_END=15;
            parameter    DELAY4=16;
            parameter    SET_PKT_END=17;
            parameter PKT_END_DONE=18;

            reg [31:0]cntr;

   always @ (posedge clk)
   case (cur_state)
   DELAY1,
      CLR_WR1,CLR_PKT_END,CLR_WR2,
      SET_WR1,SET_PKT_END,SET_WR2:
         cntr<=cntr+1;
      default cntr<=0;
   endcase

   reg [31:0] cur_state ;
   reg [31:0] pre_state ;

   always @ (posedge clk) cur_state<=pre_state;

   reg need_pkt_end;

   always @ (*)
   case (cur_state)
      IDLE : begin
         if (q_valid&usb_allow_wr)
               pre_state <=GET_U32 ;
   else if ((~q_valid)&need_pkt_end)pre_state<=PKT_END_READY;
         else pre_state<= IDLE;
      end
      GET_U32 : pre_state <=DELAY1;
      DELAY1 : pre_state <= (cntr==3)?SELECT_DATA1:DELAY1 ;
      SELECT_DATA1 :    pre_state <=  CLR_WR1;
      CLR_WR1 :pre_state <=  (cntr==`KEEP_LOW_CNTR)?DELAY2:CLR_WR1;
      DELAY2 : pre_state <=  SET_WR1;
      SET_WR1 : pre_state <= (cntr==`KEEP_HIG_CNTR)? SELECT_DATA2:SET_WR1;
      SELECT_DATA2:  pre_state <=  CHK_ALLOW_WR ;
      CHK_ALLOW_WR : pre_state <=  (usb_allow_wr)?CLR_WR2:CHK_ALLOW_WR;
      CLR_WR2:pre_state <=  (cntr==`KEEP_LOW_CNTR)?DELAY3:CLR_WR2;
      DELAY3  :pre_state <=SET_WR2;
      SET_WR2: pre_state <= (cntr==`KEEP_HIG_CNTR)? WR_U32_DONE:SET_WR2;
      WR_U32_DONE:pre_state <= IDLE ;
      PKT_END_READY:pre_state <= CLR_PKT_END;
      CLR_PKT_END:pre_state <=  (cntr==`KEEP_LOW_CNTR)?DELAY4 : CLR_PKT_END;
      DELAY4:pre_state <=  SET_PKT_END;
      SET_PKT_END:pre_state <= (cntr==`KEEP_HIG_CNTR)?PKT_END_DONE : SET_PKT_END;
      PKT_END_DONE :pre_state <=  IDLE;
      default
      pre_state<=IDLE;
   endcase

   always @ (posedge clk)
   case (cur_state)
      CLR_WR1,
      CLR_WR2:
         usb_wr<=0;
      default usb_wr<=1;
   endcase

   always @ (posedge clk)
if (CLR_PKT_END == cur_state)
         usb_pkt_end<=0;
      else usb_pkt_end<=1;

   always @ (posedge clk)
      if (cur_state==PKT_END_DONE)
         need_pkt_end<=0;
      else
         if (cmd_pkt_end)
               need_pkt_end<=1;

   always @ (posedge clk)
   case (cur_state)
      DELAY1 : usb_data<=fifo_q[31:16];
      SELECT_DATA2 : usb_data<=fifo_q[15:0];
   endcase


   always @ (posedge clk)
  if(cur_state == GET_U32)
   read<=1;
   else read<=0;

   always @ (posedge clk)
   if (cur_state == GET_U32)
   all_done <= 0;
   else if (cur_state ==PKT_END_DONE)
   all_done <=1;

endmodule

速度还可以超过10MBYTE/S ，因为内存芯片最大有2M，传输内存时间就很短，满足速度要求，就没有使用同步方式。
同步方式下，68013部分的接口时钟方向是从68013输入到FPGA，能满足要求的情况下少一个时钟就是意味着避免跨时钟域问题，尽量避免“时钟漫天飞”。

mcupro · 发表于 2011-10-2 09:49:27

LWLA1016 (原文件名:lwla10162.JPG)

RENMA · 发表于 2011-10-2 14:27:15

回复【16楼】mcupro 李伟
回复【13楼】renma
搂住你的68013和fpga之间用的是同步fifo 还是？？？
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异步的fifo，读写68013 fifo的波形是由状态机画出来的，以下代码实现了从32位fpga内部fifo里面取数据存放在16的68013fifo里。
module u32_fx2(
      input clk,rst,q_valid,
      output reg read,
      input [31:0]fifo_q,
      input usb_allow_wr,
      output reg [15:0] usb_data,
      output reg usb_w......
-----------------------------------------------------------------------

10MB/S，楼主怎么测试的？

68013 数据线是16位的，也就是FIFO端只有5M速率（16位）

用同步FIFO速度更快，手册上标称48M 。要是能发挥这个速度就是极品了。。。。

mcupro · 发表于 2011-10-2 20:03:05

回复楼上：  是通过跟给上位机发送大块数据测试时间计算出来的。异步速度就是慢的，其上限可以参照68013异步的时序约束。在这里上传的数据只有2M，只有约2百个毫秒在软件界面几乎感觉不到上传时间。

同步FIFO是快，IFCLK可以设置为48M  那时候在FIFO没有满的时候可以达到 96MBYTE/S的速度，但是这时候系统是不能达到96M/S的上传速度，因为那时侯USB传输就成为瓶颈了。实测采用68013A 16位 SLAVE FIFO 同步模式 IFCLK时钟调节到48M 整个系统应该发挥在30MBYTE/S的连续上传速度。

FPGA到68013的同步方式传输速度可以达到96MBYTE/S  而实际USB传输也就是30M左右，这不矛盾，因为68013是通过FLAG位告诉FPGA此时FIFO以慢，不能继续写出，等待68013将已经写慢的FIFO发到上位机时再通过FLAG线告诉FPGA说此时你可以继续以96MBYTE/S的速率写数据到FIFO了。

在CY7C68013.pdf的36页 (原文件名:68013pdf_p36.JPG)

jordonwu · 发表于 2011-10-3 11:37:00

买板子，可以提供哪些源码参考啊？

mcupro · 发表于 2011-10-3 13:30:11

回复【20楼】jordonwu
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你需要哪些？

www1519 · 发表于 2011-10-3 13:35:41

这个坛子里买产品用的少，大部分都是学习之类的，呵呵呵
再好的产品没有学习价值或者直接说没有源码，在这里是不会畅销的，
这是我总结出来的，因此，lz不要惊奇没人搭理你......

mcupro · 发表于 2011-10-4 09:47:24

回复【22楼】www1519
这个坛子里买产品用的少，大部分都是学习之类的，呵呵呵
再好的产品没有学习价值或者直接说没有源码，在这里是不会畅销的，
这是我总结出来的，因此，lz不要惊奇没人搭理你......
-----------------------------------------------------------------------

当时做个逻辑分析仪的想法也是由这个坛子里面激发的。很多思路也是从坛友的讨论帖子里总结的，比如关于 timing state的讨论。
贴上来看不知道大家哪部分有兴趣，讨论下，必要的地方也会上源代码的。

basever · 发表于 2011-10-4 20:53:31

回复【23楼】mcupro 李伟
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其实如果只通过源代码进行学习，那是最低级的学习方式，在学习初期这么做无可厚非，如果需要进入一个高一点的层级，这么学习就不值得提倡了，在研读源代码的同时，会养成一种惰性，逐渐失去了自我创造的能力。

从06年起我就把开发一款逻辑分析仪作为目标，直到最近，还差一部分软件功能没有实现，硬件本体已经全部完成了，性能指标可以说是二流厂商中最强大的，希望早日能拿出来向网友们推荐出来，硬件本体的功能是模仿安捷伦的式样完成的，软件是模仿力科的软件界面风格设计的，相信有需要的网友会喜欢的！

mcupro · 发表于 2011-10-4 22:25:40

回复【24楼】basever
回复【23楼】mcupro 李伟
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其实如果只通过源代码进行学习，那是最低级的学习方式，在学习初期这么做无可厚非，如果需要进入一个高一点的层级，这么学习就不值得提倡了，在研读源代码的同时，会养成一种惰性，逐渐失去了自我创造的能力。
从06年起我就把开发一款逻辑分析仪作为目标，直到最近，还差一部分软件功能没有实现，硬件本体已经全部完成了，性能指标可以说是二流厂商中最强大的，希望早日能拿出来向网友们推荐出来，硬件本体的功能是模仿安捷伦的式样完成的，软件是模仿力科的软件界面风格设计的，相信有需要的网友会喜欢的！
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祝愿您早日成功期待您的作品早日面世正式开卖后要是价格我能接受定买一个品鉴:)

关于源代码一段的论述我很赞同，我觉得学习也好，研究也好，都是要从最基本的思想和最小的元素开始入手。即便我上传了代码有KEIL C的，有VC 的有 DELPHI的还有 VERILOG的。我相信不会有人出于学习目的去研究全部的代码，去琢磨每个细节的以及整个系统实现思路，充其量是下载下来，打开看看，之后感觉很满足，随便看几行就放起来了。如果是简单的小量代码，或是一些不需要看的很明白的功能函数比方说某个IP核或是某个库源代码这些拿来就用的一些代码，还能立即看明白了，立即分析明白了，这样上传代码的意义比较大。

就像之前17,19楼上的回复一样，有人问SLAVE FIFO的有关问题，发起这方面的讨论，我立即贴出这部分代码，并带了一些自己的体会，这种庖丁解牛的方式应该必单纯的给代码更有实际意义吧。

只是自己的看法，见仁见智，大家轻拍:)

mcupro · 发表于 2011-10-18 03:01:31

LWLA1016 做硬件频率计 (原文件名:FRQ_LWLA.JPG)

quzegang · 发表于 2011-10-18 08:50:57

功能是越来越丰富了啊，顶楼主！！

YYchaoli · 发表于 2011-10-23 17:24:48

对版主的逻辑仪十分感性趣，可以完成许多的实习内容，可以购买一套来学习学习吗？

supersai · 发表于 2012-3-11 02:47:44

刚买了一套楼主的逻辑分析仪,性能指标绝对物超声波所值，试用下来实用性不错。
但操作介面和易用性方面有待改进。
例如显示逻辑波形时各通道的高度不可调，在分辨率较高的显示器上查看很吃力。
再例如波形全部靠窗口上面，而时间标尺竟然在最下面,使用时经常要扫视总个显示器的高度才能对上时间标尺。
试想在一个22寸的显示器上查看只有IE标题栏大小的波形再对时间标尺，真心累啊。
当然这些小问题都不能掩盖它的光芒，期待楼主新版的上位机软件。

ele-boy · 发表于 2012-3-28 09:30:38

RENMA 发表于 2011-10-2 14:27
回复【16楼】mcupro 李伟
回复【13楼】renma
搂住你的68013和fpga之间用的是同步fifo 还是？？？

USB只是上传RAM里面的数据，采集的瓶颈在RAM的读写速度不在USB

mcupro · 发表于 2012-4-1 15:42:21

本帖最后由 mcupro 于 2012-4-1 16:05 编辑

谢谢楼上所提到的界面问题，我做了下修改。界面不又原来的最大化窗口修改成了窗口大小可以拖拉设置，每次并自动保存。
另外也实现了直接导出*.VCD文件和*。CSV文件，前者是波形文件，可以用别的波形查看工具（GTKWAVE MODELSIM ACTIVE-HDL等）查看，后者是电子表格文件，可以使用EXCEL电子表格查看。
软件在发布的时候直接包含了GTKWAVE，可以在软件上一键调用GTKWAVE 显示当前波形。以下是几个截图：

改善后的软件界面

自动调用GTKWAVE

生成CSV格式电子表格

LWLA1016外观和配件

liuweijun1 · 发表于 2012-4-6 21:22:39

前几天在淘宝上买了版主的LWLA1016, 性价比很高. 在使用中有2个问题想请教版主:
1, 在Normal模式下用10.00ns档测俩组脉冲间距为4ms, 重启动软件切换到20.00ns档测间距确为8ms, 好像位置没变仅刻度翻倍.(正确为4ms)
2, 同样情况在TimingState模式下切换档位时间是不变了, 但是间距却为250uS.
以上情况是我使用不正确还是软件有问题, 请版主帮忙.

fishplj2000 · 发表于 2012-5-2 14:00:23

很好，很强大！

听过几个赞楼主

偶也要买个，希望楼主能加油！多发布其它的协议分析插件

mcupro · 发表于 2012-5-10 23:22:21

回复33楼 liuweijun1
您说的问题确实软件的一个小BUG 表现实际的采样周期没有真正设置起作用 .我们已经修改好了这个小BUG.
请使用软件附带的升级功能获取新的软件 :)
一款200M 34路逻辑分析仪马上就要推出了,性能又有大幅提升.

nrj1 · 发表于 2012-5-11 18:09:31

Mark一下，等有钱了买一个

wajlh · 发表于 2012-5-11 18:53:37

楼主强大

supersai · 发表于 2012-5-19 02:44:24

mcupro 发表于 2012-4-1 15:42
谢谢楼上所提到的界面问题，我做了下修改。界面不又原来的最大化窗口修改成了窗口大小可以拖拉设置，每次 ...

噢，软件有更新了，楼主很迅速哦，有空试试。

bbs2009 · 发表于 2012-5-19 13:02:15

提示: 作者被禁止或删除内容自动屏蔽

liuweijun1 · 发表于 2012-5-19 21:47:05

感谢楼主的答复.下载了新的软件(2012.4.30),好像问题依然存在.相信楼主的强大,等待更新的软件.并期待楼主新的200M32位的逻辑分析仪.

tangguanglun · 发表于 2012-5-19 23:32:33

顶顶

mcupro · 发表于 2012-5-20 09:13:57

liuweijun1 发表于 2012-5-19 21:47
感谢楼主的答复.下载了新的软件(2012.4.30),好像问题依然存在.相信楼主的强大,等待更新的软件.并期待楼主新 ...

最后的是5月7号的更新,此BUG确定已经修改,你查看更新一下:)

liuweijun1 · 发表于 2012-5-20 12:39:12

重新下载后,确实已经修改,很好用,谢谢! 还有楼主的产品性价比确实很高, 如果200M34路的价格好的话,准备再买一个.

mcupro · 发表于 2012-6-12 12:12:20

感谢关注，现在已经可以发布一个100M 34路版本了。下面是一些截图。这个版本用了高速的SRAM。
attach://24320.jpg
attach://24321.jpg
attach://24323.jpg
attach://24324.jpg
attach://24325.jpg

mcupro · 发表于 2012-6-12 12:14:48

200M 版本将在此100M 版本彻底完善之后后推出。应该半个多月的工夫：）还会增加一些新奇有用的功能。

ayun680 · 发表于 2012-7-4 21:04:57

好产品！支持！！

via · 发表于 2012-9-25 16:58:16

看着不错啊顶一顶

Elec_Ramble · 发表于 2012-11-4 20:18:45

关注MINILA很久了，楼主做得很漂亮。

dexidz · 发表于 2012-12-1 07:33:06

周一我也买个，看看

mcusy · 发表于 2013-1-17 15:07:05

我也来顶一下，向楼主致敬

mcupro · 发表于 2013-8-18 16:10:19

mcusy 发表于 2013-1-17 15:07
我也来顶一下，向楼主致敬

谢谢最近又有新的逻辑分析仪推出了
等我专门发帖子介绍

mcusy · 发表于 2013-8-19 14:04:14

恭候你的好消息

enovo2468 · 发表于 2013-12-28 20:34:47

我买了个200M 34通道的，大概什么时候才能更新像Saelae16那样多协议支持啊？

enovo2468 · 发表于 2013-12-28 20:35:24

内部和这个一样吗？

tianmingnm · 发表于 2014-7-14 16:30:57

好腻害的样子

mcupro · 发表于 2014-7-16 22:41:28

tianmingnm 发表于 2014-7-14 16:30
好腻害的样子

一直在AMO论坛学到不少东西

界面基于MINILA 100M逻辑分析仪

阿莫论坛20周年了！感谢大家的支持与爱护！！

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