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一句话总结下： 就是在连续发送多帧数据的情况下,无论用fifo还是不用fifo，spi的使能信号spiste都是一致保持低电平，直到发完所有的数据后，才置高。
解决方案：将spiste管脚设置为普通IO口，人工置位即可解决。各路大神们还有别的解决方案的希望不吝指点
-----------------------------------------------------------------------------------------------分割下，底下只是吐槽下调试的血泪史-----------------------------------------------------------------
工程目标是完成dsp和fpga之间10帧16位数据的spi通讯工作。（不要问我为什么用spi不用并行口，都是泪。。。）
在长达两星期的各种调试中，采用了各种方法，spi中断发送，spi使用FIFO寄存器发送，spi使用中断和FIFO发送，始终都是一个现象：连续发送总是只接受到最后一帧数据，但是在仿真中单步跑都是好的。。。
我和硬件工程师都天真的以为spiste信号总是一帧数据传完就置高，下一帧再置低。一直以为是因为传送导致整体时序不对。。。。
直到有一天，在一份dsp2806x的用户指导中才发现如下一段话：
SPISTE管脚的信号会因为连续传送数据一直保持低电平。。（英语忘记了，其他的手册里面也没讲）。。
也就是代码如：
for(i=0;i<10;i++)
{
spiaregs.spitxbuf=data[i];
while(spists.txbuffullflag){}//判断是否发送完毕
}
这样SPISTE信号在传送过程中一直保持低电平，直到10个数据都发送完成后才置高。。。
这时候才茅塞顿开，只接受到最后一帧数据就是因为SPITE到都传完才变高，所以只能认出最后一帧数据。。。
后面经过测试，软件延迟在20us以上发送下一帧数据，SPISTE信号才能置高，所以只好使用了上述的解决方法。。。
如果各位看不懂的话，就只看前面吧，当给大家提个醒了～～ |
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一只鸟敢站在脆弱的枝条上歇脚，它依仗的不是枝条不会断，而是自己有翅膀，会飞。
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发表于 2015-1-30 16:53:39
