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OV5640摄像头时序实测与datasheet对不上求指导

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出0入0汤圆

发表于 2017-4-24 21:59:39 | 显示全部楼层 |阅读模式
本帖最后由 Chuda 于 2017-4-24 21:59 编辑

用的是黑金的AX301 FPGA开发板跑他家的OV5640例程。跑1024*768 30fps。

看datasheet中有DVP接口的时序,无论多少分辨率,一帧周期都是5596992tp。

我用示波器抓摄像头的VSYNC波形发现是30Hz,说明现在确实是30fps的帧率。

又抓了PCLK的波形是84Mhz,HREF的正周期是24.4us(输出一行像素的有效数据时间),16位数据表示一个像素,摄像头并口为8位,24.4us刚好是用84Mhz刷出1024个16位数据的时间。

再对比时序图中的(6) = 1024 tp ,那是不是说1 tp = 2 PCLK周期?

其实我研究tp的时间,主要是想知道,当改变帧率fps时,是不是摄像头输出的PCLK就会相应的变化,从而满足帧率。而无论分辨率设置为多少,按照时序图的数据,一帧的PCLK数都是一样的。

然而我再去抓了(4)的时间,为44.8us,即3763个PCLK周期,这就完全对不上了。

目前跑的是一行1024个像素,HREF高电平为2048个PCLK周期。如果改为2592*1944分辨率,HREF高电平应是2592*2=5184个PCLK,但是(4)实测出来在1024*768时只有3763个PCLK,不满足2592*1944的输出呀?

(为什么我不改成不同的fps来实测?因为我还没看懂代码不会改……)


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出0入91汤圆

发表于 2017-4-25 08:48:09 | 显示全部楼层
你这个时钟是 fpga给dvp的还是 哪里出来的

出0入0汤圆

 楼主| 发表于 2017-4-25 08:54:24 | 显示全部楼层
ackyee 发表于 2017-4-25 08:48
你这个时钟是 fpga给dvp的还是 哪里出来的

FPGA给摄像头的是24M
这个是摄像头输出的时钟

出0入91汤圆

发表于 2017-4-25 09:04:17 | 显示全部楼层
没看懂   1024x768根2592x1944一点关系都没有呀
如果你是说的设置成2592x1944 但是输出还是1024x768
那你肯定是 摄像头没有配置成功

出0入0汤圆

 楼主| 发表于 2017-4-25 11:16:10 | 显示全部楼层
ackyee 发表于 2017-4-25 09:04
没看懂   1024x768根2592x1944一点关系都没有呀
如果你是说的设置成2592x1944 但是输出还是1024x768
那你肯 ...

从上面表格中看到,1024x768根2592x1944的一帧周期都是5596992tp,我现在是想搞懂,不同分辨率下刷新数据所占用的时间。

例程是成功驱动摄像头的,能接VGA显示器看到画面。

出0入91汤圆

发表于 2017-4-25 14:46:09 | 显示全部楼层
那肯定是不一样的,你肯定哪里测试有点问题  如果你的输出跟1024 x768相当,那问题很可能在摄像头没有配置成2592x1944这里

出0入0汤圆

 楼主| 发表于 2017-4-25 20:34:56 | 显示全部楼层
ackyee 发表于 2017-4-25 14:46
那肯定是不一样的,你肯定哪里测试有点问题  如果你的输出跟1024 x768相当,那问题很可能在摄像头没有配置 ...

不是的,不是我测出来跟1024相当,我测出来确实是不相当的。
但是我看datasheet写的是两个分辨率周期数应该是相当的,所以要验证一下。

出0入0汤圆

发表于 2017-5-3 14:30:46 | 显示全部楼层
1 tp = 2×pclk,
所以你测的3763pclk为1881tp,有没有可能你测得是(7)的值1820tp?
这个时序我用示波器也抓过
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