[学海拾贝]三相交流电相序检测电路之我藏<欢迎各位来终结此类相关、相似的问
本例介绍的三相交流电相序检测器，能检测三相交流电的相序是否正确，并在相序正确的前提下自动接通负载 (三相交流电动机等用电设备)的三相交流电源。若三相交流电的相序不正确，则负载的工作电源不接通，从而达到了保护负载的目的。电路目的：
电路用于检测三相交流电的相序是否正确。若相序正确，则电路输出信号驱动继电器吸合，接通用电设备的三相交流电源；否则，不接通电源以保护用电设备。
电路工作原理：
该三相交流电相序检测器电路由相序检测电路、触发器和控制执行电路组成，如图所示。相序检测电路由电阻器Rl-R5、稳压二极管VSl-VS3、电容器Cl和二极管VDl组成。触发器电路由双D触发器集成电路IC和电阻器R5组成。
该电路主要由一片CD4013双D触发器构成。三相交流电经降压、整流后变换为低压脉冲信号输入到本电路的A、B、C端，A、B两端信号经过电阻和稳压二极管限幅、整形后，分别作为两个D触发器的时钟信号，C端信号经微分电路变为尖脉冲作用于两触发器的复位端R。若相位顺序正确，即以A、B、C的顺序出现正脉冲，如图2（a）所示，则Ａ的上升沿首先使Q1输出高电平，然后Q2在B的上升沿作用下变为高电平，最后C的上升沿在R端产生的尖脉冲使两个D触发器复位，Q1、Q2回到低电平，完成一次循环。三相交流电是周期信号，Q2输出脉冲的频率与三相交流电频率相同，其电压的直流分量就是C2（22uF）电容上的电压。该电压使三极管导通，继电器接通用电设备的三相电源。若相序不对，则Q2输出保持低电平不变，三极管截止，保证了用电设备的三相交流电源不被接通。各点波形如图2（C）所示。（下面两图大同小异，只是其中一图多画了个接触器符号）
http://cache.amobbs.com/bbs_upload782111/files_13/ourdev_433289.gif
(原文件名:ThreePhase1.gif)
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(原文件名:ThreePhase2.JPG)
控制执行电路由晶体管Vl、V2、继电器K、二极管VD2、电阻器R6和电容器C2组成。三相交流电压经降压、整流电路 (降压、整流电路末画出)处理后变换为低压脉冲信号，输入到该-相交流电相序检测器的A、B、C端。A、B两端的输入信号经Rl、VSl和R2、VS2限幅、整形后，作为时钟脉冲信号，分别加至IC内两个触发器的时钟端 (3脚和11脚);C端的输入信号经Cl、R4、VDl和R5变为复位尖脉冲信号，加至lC的两个复位端 (4脚和10脚)。
若相序顺序正确 (即以A、B、C的顺序出现工脉冲)，则IC的l脚 (Ql端)和13脚Q2端)均输出高电平，使Vl和V2导通，K吸合，其常开触头将交流接触器 (电路中末画出)的工作电源接通，负载通电工作。当IC加上复位脉冲时，双D触发器复位，1脚和13脚均输出低电平，完成一次循环。此时C2上所充电荷使Vl和V2维持导通状态，负载的工作状态不变。当三相交流电的下一个周期信号到来时，IC的l脚和13脚又输出高电平……如此周而复始。
若三相交流电源的相序错误，则IC的13脚保持低电平，Vl和V2均处于截止状态，K不吸合，负载无法通电工作。
元器件选择
Rl-R6均选用1/4W金属膜电阻器。
Cl选用高频瓷介电容器;C2选用耐压值为16V的铝电解电容器。
VDl和VD2选用1N4007型硅整流二极管或1N4148型硅开关二极管。
VSl-VS3均选用1/2W、lOV的硅稳压二极管。
Vl和V2均选用S9013型硅NPN晶体管。
lC选用CD4013或MCl4013型双D触发器集成电路。 之二：不需零线的三相交流源相序检测保护器集成电路TH221A（pdf资料）
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(原文件名:ThreePhase3.JPG.jpg)
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ourdev_433305.rar(文件大小:172K) (原文件名:不需零线的三相交流源相序检测保护器集成电路TH221A.rar) 之三：基于CPLD的相序自适应晶闸管数字触发器设计.pdf
点击此处下载 ourdev_433307.rar(文件大小:136K) (原文件名:基于CPLD的相序自适应晶闸管数字触发器设计.rar)
之四：简单的三相交流电相序检测电路
三相交流电的相序检测示意图
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(原文件名:phase1.JPG)
EWB仿真结果：假设相序不对时模拟的
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(原文件名:phase2.JPG) 不错！ 《基于CPLD的三相晶闸管数字移相触发器设计》
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(原文件名:基于CPLD的三相晶闸管数字移相触发器设计.jpg)
点击此处下载 ourdev_436419.pdf(文件大小:59K) (原文件名:基于CPLD的三相晶闸管数字移相触发器设计.pdf) 《基于CPLD的一种新型晶闸管数字触发器》
晶闸管触发器是晶闸管变流装置中的重要组成部分，其性能的好坏直接影响变流装置的控制性能。然而，传统晶闸管整流系统采用的模拟脉冲触发器使用多个仿真器件，器件参数较为分散，不仅调试和使用不便，而且产生的脉冲对称性差。另外传统的晶闸管整流系统需要三个同步变压器来得到触发脉冲的同步信号，不仅增加了系统的成本，同时给安装调试带来不便。为了克服传统的模拟电路的缺点，提高触发电路的可靠性、通用性、降低成本。近年来，随着新型器件的发展，数字脉冲触发技术开始取代传统的模拟脉冲触发技术。本文提出了采用复杂可编程逻辑器件作为主控芯片，开发了一套具有相序自适应、缺相保护等功能的智能化数字触发器。其控制精度高，控制方式灵活，很容易实现相序自适应、频率自适应等功能，同时它的设计方式、原理、功能的不同，使它适用于多种场合。
1 硬件设计
本论文设计的晶闸管数字触发器硬件框图如图1所示，主要由同步电路、PI调节器、A/D转换器、CPLD芯片（包括相序自适应、缺相保护、脉冲形成、脉冲调制等功能）及脉冲驱动单元组成。同步电路获得电网的三相同步信号，作为触发脉冲输出的基准，同时也作为相序自适应及缺相保护的依据送入CPLD；电源输出电压或电流信号与移相给定信号经过PI调节后，由A/D转换成数字触发控制角，送入主控芯片CPLD；然后CPLD通过VHDL语言实现内部控制逻辑，输出六路脉冲，经脉冲变压器隔离放大后驱动晶闸管。
点击此处下载 ourdev_436538.rar(文件大小:83K) (原文件名:基于CPLD的一种新型晶闸管数字触发器.rar)
《加热晶闸管中频电源启动性能的研究》
点击此处下载 ourdev_436539.pdf(文件大小:83K) (原文件名:加热晶闸管中频电源启动性能的研究.pdf) 《浅谈晶闸管中频电源零压启动》
中频电源的启动性能是最重要的性能指标，它的好坏直接影响设备的品质和使用性能。因此，启动问题一直是业内研究的重点和难点，人们采用各种方法改善启动性能，如：充电启动法、并联启动法、他激转自激法、预充磁启动法等，这些方法在一定程度上改善了启动性能，但这些传统的启动方式还是存在线路复杂、成本较高、故障率高等缺点。为降低设备成本、优化和简化设备结构，在工程实践中摸索出了一种全新的启动方式——零压启动。本文对其结构原理加以阐述。
l 零压启动装置的结构和工作原理
l.l 零压启动装置的结构
零压启动是一种全新的启动方式，它没有额外增加任何辅助装置，线路简洁，成本低，经长期生产实践检验，其启动性能非常优越。
图1为逆变主电路的原理图，L0是启动磁环，TA是电流互感器，TV是电压互感器，分别为反馈电路提供检测电流和检测电压信号。
点击此处下载 ourdev_436543.doc(文件大小:162K) (原文件名:浅谈晶闸管中频电源零压启动.doc)
《一种数字控制的三相移相触发电路》
点击此处下载 ourdev_436544.rar(文件大小:1.34M) (原文件名:一种数字控制的三相移相触发电路.rar) 《晶闸管中频电源启动电路研究与设计》
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(原文件名:晶闸管中频电源启动电路研究与设计.jpg)
点击此处下载 ourdev_436552.pdf(文件大小:74K) (原文件名:晶闸管中频电源启动电路研究与设计.pdf)
《基于CPLD的相序自适应晶闸管数字触发器设计》
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(原文件名:基于CPLD的相序自适应晶闸管数字触发器设计.jpg)
点击此处下载 ourdev_436555.pdf(文件大小:145K) (原文件名:基于CPLD的相序自适应晶闸管数字触发器设计.pdf) 《全数字锁相环的设计及分析》
1 引 言
锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。
2全数字锁相环的体系结构和工作原理
74XX297 是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
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(原文件名:全数字锁相环基本结构图.jpg)
2.1 鉴相器
常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差 θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，θe=0，Se为一占空比50％的方波。当θe=+π/2时，Se等于1；当 θe=-π／2时，Se等于0。因此异或门鉴相器相位差极限为±π／2，边沿控制鉴相器相位差极限为±π。
2.2 K变模可逆计数器
K 变模可逆计数器消除了鉴相器输出的误差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器主要是根据鉴相器的输出作为方向脉冲，输出加减脉冲信号。当Se为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY；当Se为高电平时，计数器进行减运算，如果减的结果达到零，则输出一个借位脉冲信号BORROW。
2.3脉冲加减电路
K变模可逆计数器的CARRY和BORROW信号分别接到脉冲加减电路的INC和DEC信号。脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和相位上，可以称之为数控振荡器。
2.4除N计数器
除N计数器对脉冲加减电路的输出IDOUT进行N分频，得到整个环路的输出信号Fout。同时，因为fc=IDCLOCK／2N，因此通过改变分频值N可以得到不同的环路中心频率fc。
3全数字锁相环的实现与仿真
本设计在Altera公司的Max+PlusⅡ开发软件平台上，利用VHDL语言运用自顶向下的系统设计方法，完成ADPLL的设计。首先根据系统中各个功能模块的要求分别设计环路各个部件的逻辑电路，并进行仿真验证，然后再将各部件组合起来，进行系统仿真和验证。
异或门鉴相器和除N计数器的实现较为简单，不再进行详细说明。
3.1 K变模可逆计数器
K 变模可逆计数器由两个独立的计数器"UPCOUNTER"，"DOWN COUNTER"组成，分别对应设计中的q0，q1。K为计数器的模值，总是2的整数幂，可由输入a控制改变。计数器的操作由DN／UP信号控制。时钟clk频率为数字锁相环中心频率的M倍，clk上升沿计数。K计数器首先预置模数，然后把鉴相器的输出信号作为方向脉冲，控制内部计数器进行加、减计数。如果这个信号为高，"DOWN COUNTER"有效进行递减计算，"UP COUNTER"保持为零；相反，"UP COUNTER"有效进行累加计算，"DOWN COUNTER"保持为预置模数。"UP COUNTER"计数值超过K时，increase输出为1，计数器清零。"DOWN COUNTER"计数值为0时，decrease输出为1，计数器恢复为预置模数。
a=1时，设定K值为4。K变模可逆计数器仿真波形如图2所示。
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(原文件名:K变模可逆计数器仿真波形.jpg)
3.2脉冲加减电路
脉冲加减电路需要利用多个触发器配合产生时序，其输出为IDOUT。当没有进位或借位脉冲信号时，他把外部参考时钟进行二分频；当有进位脉冲信号inc 时，则在输出的二分频信号中插入半个脉冲，以提高输出信号的频率；当有借位脉冲信号dec时，则在输出的二分频信号中减去半个脉冲，以降低输出信号的频率。VHDL设计代码如下，图3为其仿真波形。
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(原文件名:脉冲加减电路仿真波形.jpg)
3.3全数字锁相环的实现与仿真
将环路各个模块连接起来完成ADPLL的设计。为了简化设计，将K变模可逆计数器的时钟Mclk与脉冲加减电路时钟2Nclk接在一起，fin等于环路中心频率fc，fc=312.5 kHz。取M=16，N=8，Mclk=5 MHz。当a=1时，设定K值为4。为了便于观察，将K变模可逆计数器的输入信号udcon引出。
环路在进入锁定状态后，udcon为占空比为50％的方波。系统原理图和仿真波形分别如图4，图5所示。
后面的图太多了，上word文档：
点击此处下载 ourdev_436560.doc(文件大小:180K) (原文件名:全数字锁相环的设计及分析.doc) 一篇毕业论文《全数字锁相环设计》，共27页后面附Verilog HDL源代码
点击此处下载 ourdev_436566.doc(文件大小:443K) (原文件名:全数字锁相环设计.doc)
另一篇：
全数字锁相环
随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的;此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称DPLL)。
DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路 模N分频器 构成.
整个系统的中心频率（即signal_in和signal_out的码速率的2倍）为clk/8/N。模K加减计数器的K值决定DPLL的精度和同步建立时间，K越大，则同步建立时间长，同步精度高。反之则短，低。
数字锁相环的verilog源代码,仿真已通过：
module dpll(reset,clk,signal_in,signal_out,syn);
parameter para_K=4;
parameter para_N=16;
input reset;
input clk;
input signal_in;
output signal_out;
output syn;
reg signal_out;
reg dpout;
reg delclk;
reg addclk;
reg add_del_clkout;
reg up_down_cnt;
reg cnt8;
reg cnt_N;
reg syn;
reg dpout_delay;
reg cnt_dpout_high;
reg cnt_dpout_low;
/******phase detector*****/
always@(signal_in or signal_out)
begin
dpout<=signal_in^signal_out;
end
/******synchronization establish detector*****/
always@(posedge clk or negedge reset)
begin
if(!reset) dpout_delay<='b0;
else dpout_delay<=dpout;
end
always@(posedge clk or negedge reset)
begin
if(!reset)
begin
cnt_dpout_high<='b0; cnt_dpout_low<='b0;
end
else if(dpout)
if(dpout_delay==0)cnt_dpout_high<='b0;
else
if(cnt_dpout_high==8'b11111111)cnt_dpout_high<='b0;
elsecnt_dpout_high<=cnt_dpout_high+1;
else if(!dpout)
if(dpout_delay==1)cnt_dpout_low<='b0;
else
if(cnt_dpout_low==8'b11111111)cnt_dpout_low<='b0;
elsecnt_dpout_low<=cnt_dpout_low+1;
end
always@(posedge clk or negedge reset)
begin
if(!reset)syn<='b0;
else if((dpout&&!dpout_delay)||(!dpout&&dpout_delay))
if(cnt_dpout_high-cnt_dpout_low<=4||cnt_dpout_low-cnt_dpout_high<=4)syn<='b1;
elsesyn<='b0;
end
/****up down couter with mod=K****/
always@(posedge clk or negedge reset)
begin
if(!reset)
begin
delclk<='b0;
addclk<='b0;
up_down_cnt<='b00000000;
end
else
begin
if(!dpout)
begin
delclk<='b0;
if(up_down_cnt==para_K-1)
begin
up_down_cnt<='b00000000;
addclk<='b0;
end
else
begin
up_down_cnt<=up_down_cnt+1;
addclk<='b0;
end
end
else
begin
addclk<='b0;
if(up_down_cnt=='b0)
begin
up_down_cnt<=para_K-1;
delclk<='b0;
end
else
if(up_down_cnt==1)
begin
delclk<='b1;
up_down_cnt<=up_down_cnt-1;
end
else
up_down_cnt<=up_down_cnt-1;
end
end
end
/******add and delete clk*****/
always@(posedge clk or negedge reset)
begin
if(!reset)
begin
cnt8<='b000;
end
else
begin
if(cnt8=='b111)
begin
cnt8<='b000;
end
else
if(addclk&&!syn)
begin
cnt8<=cnt8+2;
end
else
if(delclk&&!syn)
cnt8<=cnt8;
else
cnt8<=cnt8+1;
end
end
always@(cnt8 or reset)
begin
if(!reset)
add_del_clkout<='b0;
else
add_del_clkout<=cnt8;
end
/******counter with mod=N******/
always@(posedge add_del_clkout or negedge reset)
begin
if(!reset)
begin
cnt_N<='b0000;
signal_out<='b0;
end
else
begin
if(cnt_N==para_N-1)
begin
cnt_N<='b0000;
signal_out<='b0;
end
else
if(cnt_N==(para_N-1)/2)
begin
signal_out<='b1;
cnt_N<=cnt_N+1;
end
else
cnt_N<=cnt_N+1;
end
end
endmodule 70篇关于锁相环方面的期刊文章:(全是PDF格式)
http://cache.amobbs.com/bbs_upload782111/files_14/ourdev_436590.jpg
(原文件名:70篇关于锁相环方面的期刊文章.jpg)
点击此处下载 ourdev_436591.rar(文件大小:1.95M) (原文件名:70篇关于锁相环方面的期刊文章.part1.rar)
点击此处下载 ourdev_436592.rar(文件大小:1.95M) (原文件名:70篇关于锁相环方面的期刊文章.part2.rar)
点击此处下载 ourdev_436593.rar(文件大小:1.95M) (原文件名:70篇关于锁相环方面的期刊文章.part3.rar)
点击此处下载 ourdev_436594.rar(文件大小:1.95M) (原文件名:70篇关于锁相环方面的期刊文章.part4.rar)
点击此处下载 ourdev_436595.rar(文件大小:1.95M) (原文件名:70篇关于锁相环方面的期刊文章.part5.rar)
点击此处下载 ourdev_436596.rar(文件大小:1.39M) (原文件名:70篇关于锁相环方面的期刊文章.part6.rar) 标记一下 相交流电相序检测电路之我藏 楼主写得好，多谢。 看来楼主下了不少工夫在里面啊，好帖留名了。 正在做三相电机，用到交流电的~~ mark 楼主的帖子很全面，以后会用得上的。 好东西，顶 mark zcllom 星罗棋布,真是软硬兼施，都是这方面的高手，记得在上位机里的那一贴火得。。。。。。，我想这也一定会火，一定会场cool! 谢谢
mark 狂顶此贴 XUE XI 好多，以后再看吧~~楼主辛苦了~ make MARK!一下。谢谢。 楼主的相序检测不错，要是断相也可以检测，就是当过压和欠压的时候有点做不到，特别是要求过、欠压精度高时。如果把我的I0,I1,I2接到单片机通过A/D采样可以达到2%精度，但是采用阻容降压会随着电容C1.C2.C3的衰减而造成相不平衡影响A/D采样部分，问题真那解决
http://cache.amobbs.com/bbs_upload782111/files_17/ourdev_467582.jpg
(原文件名:armok01108326.jpg) 不错，学习了。 mark! 记号，谢谢 ding 收藏了，TH221A太贵，100块 顶了先 记号，谢谢 回复【34楼】470036398 珍毅
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请问三相交流电检测电路如何实现? 谢谢。 谢谢楼主~ 不错，收下了，多谢。 mark 这么好的帖，今天才发现！ mark 8错8错，学习学习 mark 牛人！我狂顶！ mark! mark 相位 标記 记号 mark mark 非常感谢楼主的文章， mark 好贴，留个记号。 恩~ mark! 顶！三相相序检测电路！ 记号 点击此处下载 ourdev_608974PI9M97.rar(文件大小:544K) (原文件名:3相相序检测2.rar)
我这个简单 mark mark 谨慎怀疑，lz是写论文的吧，呵呵 MARK mark mark mark mark mark mark！楼主辛苦了，支持~ mark一下，我正在进行其他方案，暂时还不知效果如何。 标记。 我也标记一下。要是能做到断相或是欠超压保护就完美了。
不过怎么没有看到用单片机进行相序判断的啊？ 这个值得收藏！ 这方面工控用得比较多吧 mark- 三相相序检测
好东西，不知道单片机软件能不能实现。 学习了 楼主的帖子太有用了！
记号一下，谢谢楼主 好东西！！！mark！ 相序保护继电器 mark 三相电
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