winkle
发表于 2013-1-12 21:57:29
关注 中 膜拜中
xlwuhai
发表于 2013-1-12 23:25:21
初步感觉楼主会在DDR2这里出现一些问题,因为数据线地址现长度差异还是比较大的.也没有看到蛇形线,差分一般不要超过10mil的差异,另外不知道楼主的层叠结构如何?如果DDR2没有通,建议最好降低速度,在IOB上加些延时逻辑做补偿。
rx_78gp02a
发表于 2013-1-13 00:11:59
xlwuhai 发表于 2013-1-12 23:25 static/image/common/back.gif
初步感觉楼主会在DDR2这里出现一些问题,因为数据线地址现长度差异还是比较大的.也没有看到蛇形线,差分一般 ...
cyclone2最高只支持到200MHZ的DDR时钟，只要相差不大都是可以的，楼主都说了，能到167MHZ，何况还是C8的器件。
wzh6328
发表于 2013-1-29 09:37:17
关注楼主下一步。。。
gongping
发表于 2013-3-2 14:02:27
好东西，学习中，{:biggrin:}{:biggrin:}{:biggrin:}{:biggrin:}
零下12度半
发表于 2020-9-6 16:12:04
楼主这个板子的USB3.0原理图是正确的吗？可以用吗？
Pjm2008
发表于 2020-9-6 19:04:10
wildgoose0712 发表于 2012-12-6 13:16
上周开始弄板子了，同事帮忙用风枪吹的FPGA有两个IO没接上，而且USB那边也有一个数据脚没接上。所以就自己 ...
最近准备试试焊BGA的，有没这些钢网购买联接。