sijieshenhua 发表于 2013-1-28 17:08:21

XDS100V2制作,将原装的xilix的cpld换成altera的,出问题了!

xilix和altera两个品牌的cpld对应的编译软件是不同的,因为公司普遍采用altera的,所以选了altera;我在altera的编译软件quartus ii 中导入了verilog程序,定义了cpld模块和引脚,接着完成了ft2232和cpld的程序下载,但是发现下仿真器与dsp的连接不成功,初步判断是cpld中quartus软件中没设置全,但是 又不太懂xilinx的编译软件希望各位大神能给指点一下!

TIMESPEC TS_PAD_TO_PAD = FROM "PADS" TO "PADS" 10 ns;
TIMESPEC TS_REG_TO_PAD = FROM "FFS" TO "PADS" 5 ns;
TIMESPEC TS_PAD_TO_REG = FROM "PADS" TO "FFS" 5 ns;
#PACE: Start of Constraints generated by PACE

#PACE: Start of PACE I/O Pin Assignments
NET "T_CBL_DIS" FLOAT ;
NET "T_EMU0" FLOAT ;
NET "T_EMU1" FLOAT ;
NET "T_RTCK" FLOAT ;
NET "T_SRST_N" FLOAT ;
NET "T_TCK" FLOAT ;
NET "T_TCK_RSV" FLOAT ;
NET "T_TCK_RSV1" FLOAT ;
NET "T_TDI" FLOAT ;
NET "T_TDO" FLOAT ;
NET "T_TMS" FLOAT ;
NET "T_TMS_RSV" FLOAT ;

这些代码什么意思啊,怎么在quartus ii里面设置啊;还有两个文件在附件里面也不知道什么意思,怎么在quartus ii里面实现!

sijieshenhua 发表于 2013-1-28 17:10:17

xds100v2的官方文件,有需要的可以下一下

schwarz 发表于 2013-9-28 21:42:55

楼主解决了么???

zhenli888 发表于 2013-9-30 17:15:13

ucf,管教约束文件

zhenli888 发表于 2013-9-30 17:15:35

管脚约束文件

zkf0100007 发表于 2013-10-4 16:09:24

时序约束
下面是让管脚浮空

huchl 发表于 2013-10-11 09:46:03

图都设计完成了,突然看到楼主的帖子,有点发虚{:dizzy:}{:dizzy:}

huchl 发表于 2013-12-2 10:33:38

sijieshenhua 发表于 2013-1-28 17:10
xds100v2的官方文件,有需要的可以下一下

你好,请问你那个XDS100制作成功了吗?我也遇到了同样的问题

a364669932 发表于 2014-1-9 14:56:03

XDS100v1-v3制作记得TI有一篇英文文档。给个链接?全部是开源的。后来去官网找了下没找到。
页: [1]
查看完整版本: XDS100V2制作,将原装的xilix的cpld换成altera的,出问题了!