魏坤的第一版示波器疑点
本帖最后由 xss_2082 于 2013-2-19 15:55 编辑ADS830E ADC芯片资料上说从AD芯片转换到输出要4个时钟周期,而74VHC574和FIFO芯片的时钟和ADS830E的时钟是相同的，那ADS830E还没输出的时候FIFO芯片不就接收到4个没有用的数据了？求用过的或高人指点一下,不胜感激{:handshake:} 没有回复,顶 四个时钟后不就对齐了?
前边四个舍掉就成了 yanjian1 发表于 2013-2-20 11:00 static/image/common/back.gif
四个时钟后不就对齐了?
前边四个舍掉就成了
那FIFO（IDT7204）每存储一个有效数据就要浪费4个单元？
可不可以ADC(ADS830E)的时钟再4分频后给到FIFO(IDT7204) 浪费没事的,触发点前后都有数据,没有全部利用上 我的理解,不一定对
ADC有四个脉冲输入后才有输出,也就是说ADC输出的值一直比实际值滞后四个时钟时间.
但输出速度和时钟是同步的.
FIFO一直保存着最近的ADC输出,只是一个缓冲队列.
所以不用分频的,否则数据不对 yanjian1 发表于 2013-2-20 11:26 static/image/common/back.gif
我的理解,不一定对
ADC有四个脉冲输入后才有输出,也就是说ADC输出的值一直比实际值滞后四个时钟时间.
同意楼上的
看datasheet里的time diagram
dataout的N值比模拟入的N值晚4个时钟出来。实际用的时候你知道测得的值是滞后4个时钟周期就可以了。对ad后面的同步fifo没有影响 本帖最后由 xss_2082 于 2013-2-20 11:58 编辑
yanjian1 发表于 2013-2-20 11:26 static/image/common/back.gif
我的理解,不一定对
ADC有四个脉冲输入后才有输出,也就是说ADC输出的值一直比实际值滞后四个时钟时间.
我觉得ADC时钟4分频后再给到FIFO的话可以减轻后面的控制芯片读取负担,要不然IDT7204的4K容量就相当于4K/4了
假如CLK时钟是60MHZ,那1/60=0.016666666666666666666666666666667US,IDT7204的容量是4K,那么0.016666666666666666666666666666667*4096=68.266666666666666666666666663936US后就存满了,那后面的芯片必须在68.2US内读取FIFO里面的数据,要不然后面的数据就没有了,而且FIFO在读取的时候是不能写的,在读取FIFO的过程中ADC转换出来的数据就不能保存到FIFO了
如果ADC时钟4分频后再给FIFO,那就68.2*4=273US才存满数据,控制器读取时间就不用那么频繁了
morion 发表于 2013-2-20 11:40 static/image/common/back.gif
同意楼上的
看datasheet里的time diagram
dataout的N值比模拟入的N值晚4个时钟出来。实际用的时候你知道 ...
看8楼回复 滞后4个clk 不是慢4倍 分频fifo还要前端ad那么高的速度干什么
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