技术宅 发表于 2014-2-15 16:17:13

DSP+FPGA采样

各位好， 最近我在做交流同步采样， 用的是DSP+外置高速AD，   需要定时启动AD转换，定时由DSP产生，   看了一些资料，发现大部分人都是在定时时间到的时候，去给一个信号去往FPGA，然后FPGA再去启动AD转换。

这让我很是不理解，为什么要加上这个中间过程呢？在定时时间到了之后直接用DSP的GPIO去启动AD转换不是更好吗？   麻烦看到这个问题的高手们帮忙解答一下这个问题。万分感谢！

aureole 发表于 2014-2-15 16:47:22

只能说明你看的资料是某叫兽写的文章， 这种采样，直接fpga完成即可，采样后放fifo里，一定时间内 dsp去读，然后运算、处理即可！

使用fpga，还要 dsp 的定时器配合？ 脑袋有问题吧

skyxjh 发表于 2014-2-15 18:07:33

速度和实时性要求不高的话直接用DSP就可以。

技术宅 发表于 2014-2-17 09:08:42

aureole 发表于 2014-2-15 16:47
只能说明你看的资料是某叫兽写的文章， 这种采样，直接fpga完成即可，采样后放fifo里，一定时间内 dsp去读 ...

没用过FPGA的弱弱的问一下，为什么不用DSP去采样，读到DSP里？ 还要经过FPGA？   是因为FPGA速度快，控制准确吗？

技术宅 发表于 2014-2-17 09:09:11

skyxjh 发表于 2014-2-15 18:07
速度和实时性要求不高的话直接用DSP就可以。

恩！ 感谢指点

aureole 发表于 2014-2-17 16:00:07

技术宅 发表于 2014-2-17 09:08
没用过FPGA的弱弱的问一下，为什么不用DSP去采样，读到DSP里？ 还要经过FPGA？   是因为FPGA速度快，控制 ...

如果速度太快，会老是中断 dsp，这样导致dsp性能下降；有fpga的话，就让fpga控制采样，fpga内建的ram做个 fifo，做个数据的“蓄水池”，这样不会太打扰DSP

技术宅 发表于 2014-2-18 10:06:30

aureole 发表于 2014-2-17 16:00
如果速度太快，会老是中断 dsp，这样导致dsp性能下降；有fpga的话，就让fpga控制采样，fpga内建的ram做个 ...

恩，感谢指点

myoha探路者 发表于 2014-2-18 10:14:23

dsp事情多不多？ 如果很多，用dsp控制会受很多限制。

技术宅 发表于 2014-2-18 10:54:49

myoha探路者 发表于 2014-2-18 10:14
dsp事情多不多？ 如果很多，用dsp控制会受很多限制。

DSP要和上位机通讯，要控制LED显示， 其他的没了

quackonchen 发表于 2014-2-18 21:37:19

直接arm+fpga不是更好？

书生 发表于 2014-3-7 14:05:52

其实DSP+CPLD性能也不错了..
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