daydayup! 发表于 2014-2-25 15:05:35

FPGA与串行输出ADC之间连接好做吗？

利用FPGA（Cyclone II）做一个多路数采，前端有至少4个单通道ADC，每个ADC采样率3MSPS，想请问各位前辈，此处如选择串行输出形式的AD，和并行输出AD比较起来，是不是与FPGA的接口通信设计起来难度大一些？核心问题就是，FPGA与串行高速AD的通信好做吗？谢谢，本菜鸟学FPGA还没多久就要做这种~~~比较紧急。后端还要搞存储，也比较没头绪。欢迎指导讨论！

eva015401 发表于 2014-2-25 15:33:02

{:sweat:}FPGA读串行的AD就是比并行的AD多一个串转并模块而已
FPGA都读不出来的话其他单片机估计也很难读出来

daydayup! 发表于 2014-2-25 15:45:32

eva015401 发表于 2014-2-25 15:33
FPGA读串行的AD就是比并行的AD多一个串转并模块而已
FPGA都读不出来的话其他单片机估计也很难读出 ...

哦 谢谢提点~~ 菜鸟表示后悔没有早日好好学学单片机什么的。。

daydayup! 发表于 2014-2-25 19:57:10

eva015401 发表于 2014-2-25 15:33
FPGA读串行的AD就是比并行的AD多一个串转并模块而已
FPGA都读不出来的话其他单片机估计也很难读出 ...

还想问下，用Cyclone ii代的FPGA,晶振50MHz。前端接10路采样率3MHz的串行ADC,然后进行同步数据采集存储，当然，采集的时间比较短，现在的研究任务就是把采集，存储搞通；您觉得能实现吗？且对后面的存储芯片，有些什么建议吗？例如我用SD卡可否？要用几片？谢谢谢谢{:biggrin:} {:biggrin:} {:biggrin:}

eva015401 发表于 2014-2-25 21:38:31

参考论坛内的帖子：
30MHz的8bit AD采进来的数据延时150ms后 输出，大家有什么好方法

全频阻塞干扰 发表于 2014-2-25 23:56:28

我还以为是那种高速串行ADC呢那需要SERDES
这种低速的串行ADC FPGA毫无压力

daydayup! 发表于 2014-2-26 10:40:23

eva015401 发表于 2014-2-25 21:38
参考论坛内的帖子：
30MHz的8bit AD采进来的数据延时150ms后 输出，大家有什么好方法 ...

{:3_52:} 3Q

daydayup! 发表于 2014-2-26 10:41:00

全频阻塞干扰 发表于 2014-2-25 23:56
我还以为是那种高速串行ADC呢那需要SERDES
这种低速的串行ADC FPGA毫无压力

{:3_41:} 3Q~~

huatong 发表于 2014-2-27 10:53:31

串行,布线可以更节省地方{:lol:}

marshallemon 发表于 2020-9-24 13:11:46

学习了{:lol:}{:lol:}

阿豪博士 发表于 2020-9-24 13:41:26

感觉 FPGA 做并行 岂不是更为妙哉

zxq6 发表于 2020-9-24 14:31:44

我用fpga搞过mcp3208，还是很方便的。

justdomyself 发表于 2020-9-24 22:42:24

fpga接并行adc省事些

icherry 发表于 2020-9-25 08:24:31

没问题，很容易做到，你这个才四个ADC不多，做好ADC的通信接口，调整好RAM读写数据的时序，做好时序约束，这样数据就不会错了。
页: [1]
查看完整版本: FPGA与串行输出ADC之间连接好做吗？