wulicheng 发表于 2015-6-15 23:40:25

有自己写DDR2控制器的吗？

quartus 自带的DDR2 IP是个通用的控制器，占5000多个LE，有点太多了。我这里需要的功能比较简单，就是交替地进行突发读和突发写，打算自己写一个专用的控制器，占用的资源能少很多，说不定速度还能跑得比IP的167M快（用cyclone iv c8的片子），想知道坛子里有没有人这么干过？

12fen 发表于 2015-6-16 08:51:25

换个fpga比你的时间成本少{:lol:}

蓝色风暴@FPGA 发表于 2015-6-16 08:59:13

我听说华为为了一套工程能够兼容altera、xilinx、lattice，不得不自己用HDL语言编写DDR的控制器

辰星和月 发表于 2015-6-16 14:26:48

楼主大概还不能很好的估计自己写一个DDR2控制器具体的工作量。

wulicheng 发表于 2015-6-16 14:35:51

辰星和月 发表于 2015-6-16 14:26
楼主大概还不能很好的估计自己写一个DDR2控制器具体的工作量。

并不是写通用的控制器，只要满足简单的突发读写功能需求就行了

wulicheng 发表于 2015-6-16 14:41:37

写过SDRAM的控制器，这个没什么难度（当然仍然是简单的交替突发读写，由于数据更新很快刷新都不需要）。DDR2的话无非就是变成双边沿有效外加多了一个DQS信号

flyfox8 发表于 2015-6-16 17:14:22

这个我只能谨慎的说：自己写写玩玩，当作学习之后还是很有好处的；要用到实际工程中，还是要有一定的功底才可以。

wulicheng 发表于 2015-6-17 19:36:08

flyfox8 发表于 2015-6-16 17:14
这个我只能谨慎的说：自己写写玩玩，当作学习之后还是很有好处的；要用到实际工程中，还是要有一定的功底才 ...

嗯，主要是为了学习。能给讲讲要注意哪些问题吗？

NJ8888 发表于 2015-6-19 12:48:18

蓝色风暴@FPGA 发表于 2015-6-16 08:59
我听说华为为了一套工程能够兼容altera、xilinx、lattice，不得不自己用HDL语言编写DDR的控制器 ...

华为这个做的不对,用DDR一般应当配FIFO,而这是硬核,各家不同,接口也有差异

模拟电路发烧友 发表于 2015-8-6 11:05:40

自己写控制器，玩不起啊，我写过，太复杂了，根据经验，一般都是调用IP核

moeyard 发表于 2015-8-6 13:20:44

写不来，而且都要用PHY IP 根本不通用啊

machineal 发表于 2015-8-11 09:41:01

支持一下

大白兔不加糖 发表于 2019-1-10 09:27:35

跟楼主一样正在发愁，1/3的LE都给用掉了，学习用，实在将就不了了只能换FPGA了，关注各位大佬发言
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