关于使用FPGA设计秒表的问题
秒表的正常功能已经实现，可以正常计时，但是我想设计一个可以回显的秒表，想用RAM实现对时间的存储，但是感觉RAM好像不能实现。。。 想法是在计数器的输出端CH_T CH_L写到RAM 但是感觉不行啊，因为如果我要读RAM里面的时间，输出的也是在CH_T CL_T这两个端口，求大神给点思路，谢谢了 y623704481 发表于 2015-12-10 09:24想法是在计数器的输出端CH_T CH_L写到RAM 但是感觉不行啊，因为如果我要读RAM里面的时间，输出的也是 ...
就是计数器的CH 和CL两个端口输送到RAM当中，求大神给点思路 我这个想法好像是不可以的。。。。 你的RAM是哪来?芯片内的? 直接用寄存器做RAM，捕获，清零输出三个端口齐备 帮楼主回答楼上，肯定是芯片内的
另外，回显是什么东西？显示以前计的时间？用寄存器都可以存吧？ NJ8888 发表于 2015-12-10 09:58
你的RAM是哪来?芯片内的?
ram还没加进去 不懂怎么加啊 你看我的ram中的data要从CH【3.。0】和CL 中写，又要从RAM的Q读到CH和CL【3.。0】中。。。。诶没思路了 你是用原理图做设计吗 RAM是单向口，有输入和输出，你要读写不冲突。不行的原因是你的CNT模块没有输入，只有输出。
1。 CNT模块添加输入，接至RAM的输出，这样可以将RAM读到r数置入CNT
2。 CNT模块的输出，接至RAM的输入，用来存储。 sme 发表于 2015-12-10 11:28
RAM是单向口，有输入和输出，你要读写不冲突。不行的原因是你的CNT模块没有输入，只有输出。
1。 CNT模块添 ...
这个想法也考虑过，但是关键CH还有接到SCAN_LED给数码管显示。。。。 NJ8888 发表于 2015-12-10 11:23
你是用原理图做设计吗
一部分使用VHDL写的 y623704481 发表于 2015-12-10 14:36
一部分使用VHDL写的
内部RAM是出入分开的不像外部SRAM双向IO,你只要在你模块定义一组输出 一组输入就可连接,内部是不能用双向口的 主要的要求是秒表可以至少存储8个记录的时间，要求可以之后查看，期末的作业，自己是嵌入式方向的，三个人的组就我一个人会一点，压力有点大啊，求大神给点设计思路就行了，谢谢啦
y623704481 发表于 2015-12-10 14:46
主要的要求是秒表可以至少存储8个记录的时间，要求可以之后查看，期末的作业，自己是嵌入式方向的，三个人 ...
看图,你不是用X加,所以我不知道它RAM结构方式,进一步说想法做不到 y623704481 发表于 2015-12-10 14:35
这个想法也考虑过，但是关键CH还有接到SCAN_LED给数码管显示。。。。
这和送去显示有什么冲突？谁说接SRAM输入就不能再输出给其它了？
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