yuloong 发表于 2016-1-5 10:39:39

modelsim时序仿真时遇到的问题，请高手指教！

我的目的是学习modelsim的时序仿真的流程，所以程序功能很简单，实现计数器的功能。在进行功能仿真时，仿真出来的结果时正确的，但是在进行时序仿真时，出现了一个奇怪的现象，如下图所示，具体原因不清楚。个人感觉像是亚稳态造成的，在此请各位高手帮帮忙，分析下出现这种情况的原因。

sme 发表于 2016-1-5 10:43:03

1. 你挺搞笑 的，既然是电脑上作的仿真，难道不会截图，还要手画个图来示例？
2. 时序仿真就是这样的，CNT是多位的，由于延时的原因，各位的延时不一致，就会这样子。不是什么亚稳态。

yuloong 发表于 2016-1-5 13:38:04

sme 发表于 2016-1-5 10:43
1. 你挺搞笑 的，既然是电脑上作的仿真，难道不会截图，还要手画个图来示例？
2. 时序仿真就是这样的，CNT ...

这种现象是不是应该叫做竞争冒险，，难道不会对后续的电路造成影响吗？

jm2011 发表于 2016-1-5 14:04:43

正常的，你的信号CNT是多位的，布线后，走线的距离不一样，延时不一样，所以到达的时间不一样，就会出现那样的现象；

你在时序约束的时候设置最大延迟时间和最小延迟时间，保证在下一个时钟的建立时间和这次时钟的保持时间就没有问题；

yuloong 发表于 2016-1-6 09:57:07

jm2011 发表于 2016-1-5 14:04
正常的，你的信号CNT是多位的，布线后，走线的距离不一样，延时不一样，所以到达的时间不一样，就会出现那 ...

好的，谢谢！感觉你对FPGA听懂的，以后有问题能再请教你吗？

问一下，你是从事FPGA哪个方向的？通信？

jm2011 发表于 2016-1-6 16:37:37

yuloong 发表于 2016-1-6 09:57
好的，谢谢！感觉你对FPGA听懂的，以后有问题能再请教你吗？

问一下，你是从事FPGA哪个方向的？通信？ ...

2楼是真正的高手哈，我就是过来打酱油的；

FPGA也是在群里跟着大家学的；
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