时序约束就是 改变 逻辑器件和连线的在FPGA上的位置？
时序约束除了 改变 逻辑器件和连线的在FPGA上的位置 ，（通过位置进一步改变了 时序性能）不会对FPGA产生 其他什么物理上的改变了吧 ？ 你这不是废话是什么？芯片除了会冒烟，不会发生别的变化。 FPGA芯片内部，各个门电路的延迟时间基本是一样的，或者说厂家肯定清楚，所以当你需要特定延迟的时候，厂家通过修改器件的物理位置，保证关键时序能够满足作者的延迟时间要求，所以说，改变调用器件位置是最简单，可行的方案。至于其他的方案，估计都是厂家的商业机密，不会告诉你 本帖最后由 atom100 于 2016-6-8 23:41 编辑
wye11083 发表于 2016-6-4 23:17
你这不是废话是什么？芯片除了会冒烟，不会发生别的变化。
呵呵，我是说 是不是除了改变 所实现的各种电子器件的位置，还有别的什么方式 造成了延迟的改变 ？
本帖最后由 atom100 于 2016-6-8 23:41 编辑
bj232 发表于 2016-6-5 12:23
FPGA芯片内部，各个门电路的延迟时间基本是一样的，或者说厂家肯定清楚，所以当你需要特定延迟的时候，厂家 ...
嗯，别的方式就是有，也不说，是公司的商业机密 atom100 发表于 2016-6-8 23:40
嗯，别的方式就是有，也不说，是公司的商业机密
fpga没有你想象中的神秘。所有厂商都是大同小异。布线盘采用一种Pass Gate晶体管结构，估计是NMOS+PMOS，SRAM+反相器（仅需要2个晶体管）驱动。厂商也只能保证最坏时间，布线器其实就是用最小生成树去摆放布线，Seed就是生成树的初始节点而已。至于硬IP，则是厂商设计或购买的，你只有使用权而已。 嗯，thank，受教
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