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atom100 发表于 2016-7-29 09:30:13

VHDL实体名和结构体名是否可以不一致 ？

VHDL实体名和结构体名是否可以不一致 ？

atom100 发表于 2016-7-29 11:36:38

网上看到个代码，貌似可以 ，

一直觉得verilog好用，仔细看看vhdl，觉得也挺有特点的，vhdl和verilog差距还挺大的

596142041 发表于 2016-8-1 21:14:23

应该不可以吧！我感觉VHDL用着比verlog方便一些，可能接触主要是VHDL，verlag和C语言的语法有很多相似之处，容易上手

幸福的鱼 发表于 2016-8-2 13:50:23

实体名可以和结构体名不一致

qq302011 发表于 2016-8-3 22:06:33

VHDL放真不方便

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