求FPGA,ns级脉冲检测方案
分辨率1——5个ns,直接用FPGA采样能否实现?如果不能有没有除了TDC以外的推荐方案?谢谢 FPGA用的是CYCLONE系列的 不看datasheet就来问问题 本帖最后由 zxq6 于 2017-3-8 17:05 编辑一般来说,1-5ns还是有困难,我做过200ps的,cyclone4 200ps整怎做的,大概说说.... 用进位链来做 可能要用相位检测做了吧? 将这个脉冲加入敏感列表? 关注一下, 请问200ps如何解决温漂影响? 刚说错了相位差测角 我记得2G采样率是通过400M和500M采样率通过解方程得到的,具体怎么做的我忘了不过两个adc同步要求很高 当时我们同事最高好像达到6G的采样率的吧,好像还要频率分解的 liwei_jlu 发表于 2017-3-8 22:22
关注一下, 请问200ps如何解决温漂影响?
tdc不需要考虑温漂。只是测个脉冲长度而已。
一般做tdc都会做两个延时链,一个用做校准,另一个用做采样。fpga内部做软tdc的最大缺点是要占用巨大的面积,而且必须要手动摆放和布线。用cy chain的优点是可以做到数十ps,缺点是布线受约束太多(一般只能向上走)且需要级数过多。直接走长线缺点是每级在好几十到一百多ps,优点也很显然,可以布很长,合适优化之后甚至可以把一块区域用完(很难哦,要纯手工布线)。altera就别想了,据我所知现在为止qii也不支持手动。ise可以支持手工摆放和约束布线,但也要经常查看布线结果防止出错(要把约束下到位)。 zxq6 发表于 2017-3-8 17:04
一般来说,1-5ns还是有困难,我做过200ps的,cyclone4
如何做到的 大神做到的可否上传个工程文件参观下{:biggrin:} https://github.com/jobisoft/jTDC 在github上找到一个,他说他做到了30ps,有文档和源码,你试下吧,感觉挺有价值的。 tdc芯片那么便宜了,为嘛还要自己搞,到处都是坑值得吗? 这种情况要用“数字内插”技术,我没记错的话,是这个名词。2000年做过检测ps级的产品,原理是:用被测脉冲给电容充电,然后用AD检测电压 y595906642 发表于 2017-3-8 17:00
不看datasheet就来问问题
啥意思? zxq6 发表于 2017-3-8 17:04
一般来说,1-5ns还是有困难,我做过200ps的,cyclone4
相位检测还是? 示波器不是检测这个很简单吗,他是怎么做的,哈哈 对这个问题很感兴趣,获益匪浅,如果高人能说的更详细一点就好了。 1a2b3c 发表于 2017-3-9 12:55
示波器不是检测这个很简单吗,他是怎么做的,哈哈
确实奇怪,办公室有标称采样20G的示波器 理论上讲,采样频率不得低于信号带宽的2倍。如果FPGA的时钟跑到450M,是不是就可以采样最小脉宽为4.5ns的信号? dream215 发表于 2017-3-10 15:10
理论上讲,采样频率不得低于信号带宽的2倍。如果FPGA的时钟跑到450M,是不是就可以采样最小脉宽为4.5ns的信 ...
至少5倍最好10倍一个脉冲才可信,1G采样4.5ns脉宽马马虎虎能忍 居然可以这么玩 NJ8888 发表于 2017-3-16 21:00
至少5倍最好10倍一个脉冲才可信,1G采样4.5ns脉宽马马虎虎能忍
嗯。。。。。。。。。。。。。。。。 NJ8888 发表于 2017-3-16 21:00
至少5倍最好10倍一个脉冲才可信,1G采样4.5ns脉宽马马虎虎能忍
您好,我们有个项目 是需要 对 很窄的脉冲计数 ,例如对宽度为5ns的脉冲计数, 请问这种情况还需要FPGA频率5倍与被测信号频率吗?
单单对窄脉冲计数的话,您有什么好的建议? lvyi913 发表于 2017-9-20 17:36
您好,我们有个项目 是需要 对 很窄的脉冲计数 ,例如对宽度为5ns的脉冲计数, 请问这种情况还需要FPGA频 ...
计量一定时间内的脉冲个数吗? lvyi913 发表于 2017-9-20 17:36
您好,我们有个项目 是需要 对 很窄的脉冲计数 ,例如对宽度为5ns的脉冲计数, 请问这种情况还需要FPGA频 ...
5ns宽度,重复频率多少?一般可以直接计数了,假设你脉冲周期7-8ns 1a2b3c 发表于 2017-9-20 19:27
计量一定时间内的脉冲个数吗?
是的,就是计量一定时间内的脉冲数 NJ8888 发表于 2017-9-20 20:33
5ns宽度,重复频率多少?一般可以直接计数了,假设你脉冲周期7-8ns
直接计数的话,如果被测信号周期是8ns,125M的频率,请问时钟频率最低需要多少? 本帖最后由 NJ8888 于 2017-9-20 20:56 编辑
lvyi913 发表于 2017-9-20 20:49
直接计数的话,如果被测信号周期是8ns,125M的频率,请问时钟频率最低需要多少? ...
计数不用你fpga提供时钟,你只要送入全局时钟输入端口就行(当然你得写代码),如果想等精度测频,好像需要你内部时钟同步,我没做过等精度测频 NJ8888 发表于 2017-9-20 20:54
计数不用你fpga提供时钟,你只要送入全局时钟输入端口就行(当然你得写代码),如果想等精度测频,好像需 ...
等精度测频 是什么?
就是对窄脉冲计数,不是测频,例如对50ns内出现的脉冲数进行计数 lvyi913 发表于 2017-9-20 21:00
等精度测频 是什么?
就是对窄脉冲计数,不是测频,例如对50ns内出现的脉冲数进行计数 ...
8ns周期,测量窗口50ns太短了吧
NJ8888 发表于 2017-9-20 21:08
8ns周期,测量窗口50ns太短了吧
可能我没说清楚,例如测量50ns内有几个脉冲,每个脉冲的周期是8纳秒
这个脉冲不是恒定频率的,比如说第一个50ns内有1个脉冲, 接下来的50ns 内有3个脉冲, 第三个50ns内有4个脉冲-------- 这样的 lvyi913 发表于 2017-9-20 21:11
可能我没说清楚,例如测量50ns内有几个脉冲,每个脉冲的周期是8纳秒
这个脉冲不是恒定频率的,比如说第 ...
你是想统计各个时间区间内脉冲数是吗?你做个时间窗口控制,每个窗口结束记录本窗内脉冲数目就行 NJ8888 发表于 2017-9-20 21:14
你是想统计各个时间区间内脉冲数是吗?你做个时间窗口控制,每个窗口结束记录本窗内脉冲数目就行 ...
嗯。这时FPGA的时钟频率选多少?最低多少? lvyi913 发表于 2017-9-20 21:18
嗯。这时FPGA的时钟频率选多少?最低多少?
这样想,你窗口50ns,窗口过后要存储本次结果以及其他事项,至少一个时钟,所以至少25ns,但这样太紧张,我建议你100MHz的时钟来工作 NJ8888 发表于 2017-9-20 21:44
这样想,你窗口50ns,窗口过后要存储本次结果以及其他事项,至少一个时钟,所以至少25ns,但这样太紧张, ...
好的,谢谢。
我现在有点反应过来了,刚才思维掉到死胡同了。
我原来在怀疑,要对周期为8ns,频率为125MHz的信号计数,是不是信号频率要最少达到250M, 要不然被测信号一个周期内如果没有一个时钟的话,如何检测脉冲。
现在看,我用100M的时钟频率, 也可以对125M的信号进行计数而不会漏掉脉冲,对吗? lvyi913 发表于 2017-9-20 22:07
好的,谢谢。
我现在有点反应过来了,刚才思维掉到死胡同了。
看你的理解还是不准!!!100MHz是你工作状态机的时钟,与信号计数没有关系,值控制你选的时间段长短 NJ8888 发表于 2017-9-20 22:17
看你的理解还是不准!!!100MHz是你工作状态机的时钟,与信号计数没有关系,值控制你选的时间段长短 ...
嗯,谢谢您指点,谢谢。
就是说我的时钟频率(这里选的100M)至于时间窗50ns有关,而与被测信号的周期8ns没关系,对吗?
或者所因为我选了50ns的时间窗,所以您建议100M 的频率,如果选100ns的时间窗,则50M的时钟频率也是够的,而时钟的选择不受被测信号8ns周期的影响。(即对脉冲计数不需要时钟同步)
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