外部数据接口同步时钟输入FPGA需要过PLL么?
最近在用FT2232HL,工作在同步FIFO模式,它有个60MHz的同步时钟输入到FPGA,请问是否有必要经过PLL?我的理解是这样的:PLL出来的时钟比较稳定,可能更加容易满足时序约束!!! 60M建议用DCM或PLL都可以。但是你不用影响也不是很大,毕竟主频低。你只要保证输出信号的setup/hold就可以了。 肯定是经过PLL会好很多 没必要吧. 相位不好保证 不用,约束好input delay就可以了 不用。有些情况,时钟经过PLL未必会好多少。
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