atom100 发表于 2018-1-19 11:23:56

systemverilog里可以直接用case，而没always ？






如图所示systemverilog里没有always而直接使用case 是个啥用法，有人知道吗 ？

lusson 发表于 2018-1-19 12:05:01

initial代码啊，一般是用来做测试使用的，这里面当然可以啊。

minier 发表于 2018-1-20 08:40:19

initial和always一样，都是过程语句，只不过是用来仿真的，不能被综合

YFM 发表于 2018-2-21 23:36:58

我一直怀疑楼主是个妹子
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