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sme 发表于 2018-1-31 12:21:23

Quartus编译过的程序在Pro里竟然编译通不过？

版本17.1，我将所有的define单独放在一个v文件中，其它v没有使用include的方式来包含它，而是将它第一个加在工程中。

在Quartus standard版没有一点问题，但换Pro版就通不过，找不到define。

Critical Warning(13432): Verilog HDL Compiler Directive warning at adc.v(80): text macro "U_DLY" is undefined
Error(13411): Verilog HDL syntax error at adc.v(80) near text =


要怎么解决？难道只能用include？

wye11083 发表于 2018-1-31 12:29:11

本来就是要include的

sme 发表于 2018-1-31 13:09:05

wye11083 发表于 2018-1-31 12:29
本来就是要include的

怎么会，标准版是不需要，synplify/vivado不需要，所有的仿真软件也不需要include，只要加在工程中就会编译。

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