summer2017 发表于 2018-6-30 18:43:32

请教坛友，N76E003如何调整ADC模块的采样时钟频率

项目N76E003的ADC始终有百分之5的误差。看N76E003规格书上明确指出：ADC最高时钟频率参考表   31‑9. 当采样时钟设置超过最大值时，采样结果数据为不可预测

想降低 ADC最高时钟频率试试有没改善， 但没找到像AVR相似的调整ADC时钟频率的寄存器或方法。   哪位坛友了解的指点一下，谢谢！

csg0203 发表于 2018-7-3 12:00:36

这个问题我也注意到了，ADC压根就没有时钟分频器，仔细看他们的每个例子，里面有一个，在检测ADC之前，把时钟频率由16m降低到4M，转换完成后，又改成16M，

这样等于ADC时钟降低了，但是这种场合适合一次检测多路，或者说一次检测完所有的AD，如果用中断开启AD，那估计就不能这样干。

summer2017 发表于 2018-7-4 10:37:17

csg0203 发表于 2018-7-3 12:00
这个问题我也注意到了，ADC压根就没有时钟分频器，仔细看他们的每个例子，里面有一个，在检测ADC之前，把时 ...

主要是现在我的程序有个定时中断， 这个定时中断服务程序占用了百分之90的CPU时间.   采用降主频的方法降ADC时钟，那我的程序就要大改

okeytony 发表于 2018-7-6 11:29:00

没有独立时钟，这个是N76的一大坑，为了降低ADC而去更改系统时钟，有时候连PWM都被影响到了
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