求教，FPGA用HDMI2.0 IP的设计电路上的这两个芯片在设计中起什么作用
本以为FPGA 调用内部HDMI2.0 IP核后，外部的设计就可以变得很简单了，今天仔细找了些参考设计发现并非如此，设计中差分线间串入了一个芯片还有额外增加了一个时钟芯片 ，不明白为什么要额外增加时钟，而且这个芯片价格200多元 都快赶超FPGA了
如果外围电路这样那可能确实还是用第三方的现成转换方案来得实在了 你把gtx好好配一下emphasis可以不接。那个芯片是redriver，通常线很长时得有，3米以内可以不用。 wye11083 发表于 2020-5-18 16:29
你把gtx好好配一下emphasis可以不接。那个芯片是redriver，通常线很长时得有，3米以内可以不用。 ...
前辈 您说的是 上面这个 TMDS Retimer还是下面这个Ref CLOCK
上面这个芯片 感觉成本还能接受 下面这个 REFCLOCK SI5324C 的价格比4个 LVDS转HDMI2.0还要贵了 ackyee 发表于 2020-5-18 16:35
前辈 您说的是 上面这个 TMDS Retimer还是下面这个Ref CLOCK
上面这个芯片 感觉成本还能接受 下面 ...
下面那个啊，是个高精度pll，如果你线不太长应该无所谓了。可以找个温补晶振，jitter要小。 短线可以不用,长一点可以用redriver,再长的应该retimer才是必须的 wye11083 发表于 2020-5-18 16:50
下面那个啊，是个高精度pll，如果你线不太长应该无所谓了。可以找个温补晶振，jitter要小。 ...
好的 感谢 我再查查资料看看 wye11083 发表于 2020-5-18 16:50
下面那个啊，是个高精度pll，如果你线不太长应该无所谓了。可以找个温补晶振，jitter要小。 ...
前辈这个高精度PLL存在的意义是不是不同分辨率下HDMI提供不同时钟用的？这种时钟 FPGA内部的PLL难道不能胜任吗 ackyee 发表于 2020-5-19 09:52
前辈这个高精度PLL存在的意义是不是不同分辨率下HDMI提供不同时钟用的？这种时钟 FPGA内部的PLL难 ...
那是Xps级的PLL，不是XXps级的。 ackyee 发表于 2020-5-18 16:35
前辈 您说的是 上面这个 TMDS Retimer还是下面这个Ref CLOCK
上面这个芯片 感觉成本还能接受 下面 ...
应该是为了适应不同分辨率，产生不同的参考频率。 SI5324的作用，就是为不同规格的Video生成相应的clock，同时产生MGT需要的低抖动Reference Clock ------------
HDMI PHY
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VPhy version : 02.02 (0000)
GT status
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TX reference clock frequency: 74250240 Hz
RX reference clock frequency: 74244096 Hz
DRU reference clock frequency: 1 Hz
TX: CPLL
RX: QPLL
TX state: CPLL lock
RX state: ready
QPLL settings
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M : 1 - N : 80 - D : 8
CPLL settings
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M : 1 - N1 : 5 - N2 : 2 - D : 2
RX MMCM settings
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Mult : 16 - Div : 1 - Clk0Div : 64 - Clk1Div : 16 - Clk2Div : 64
TX MMCM settings
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Mult : 8 - Div : 1 - Clk0Div : 32 - Clk1Div : 24 - Clk2Div : 96
DRU Settings
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Version: 7
DRU is disabled
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Debugging
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AuxFifo Overflow Count: 0
最近也在调, 在PAL / NTSC分辨率的时候, 这个DRU reference clock frequency应该设置成多少, 还是固定为125M就可以了? 请指点下 swdebug 发表于 2020-7-11 12:04
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HDMI PHY
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固定在125M swdebug 发表于 2020-7-11 12:04
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HDMI PHY
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你是用什么平台调试的 本帖最后由 swdebug 于 2020-7-12 14:30 编辑
Alpha_Lee 发表于 2020-7-11 14:47
固定在125M
refclk1设置125M, pal/ntsl 原始hdmi clk是27M, 环出的时钟测试只有9M左右,
明显感觉qll pll时钟设置不对
设计rx数据通道走dphy, rxclk走refclk0, 配参考时钟refclk1=125M,
设计tx数据通道走dphy, txclk走dphy
在videophy配置rx=qpll, tx=cpll
现在在查channle速率配置的地方, 也希指点下哪里有问题!
Starting colorbar
VphyHdmiRxReadyCallback: CMN0 iFreq=2000
RX stream is up
TX stream is up
TxStreamUpCallback: XVPHY_CHANNEL_ID_CH1 TxLineRate=809700000 // 这里感觉有问题, 值是从xphy中获取的, 不知道如何设置
TxStreamUpCallback: XV_HdmiTxSs_SetSamplingRate() HdmiTxSampleRate=3
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Pass-Through :
Color Format: YUV_444
Color Depth: 8
Pixels Per Clock: 4
Mode: Interlaced
Frame Rate: 50Hz
Resolution: 1440x576@50Hz (I)
Pixel Clock: 27000000
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TX stream is down
ackyee 发表于 2020-7-12 00:50
你是用什么平台调试的
7系...... 时钟芯片Si5324C的作用的确是针对不同的视频格式生成对应的FPGA SERDES参考时钟，但是这个也要根据你的需求来，如果你只是需要720P/1080P/2K/4K这些格式的话是不需要这个时钟芯片的，固定的148.5MHz或者297MHz时钟即可。 ocam-vesta 发表于 2020-7-25 11:39
时钟芯片Si5324C的作用的确是针对不同的视频格式生成对应的FPGA SERDES参考时钟，但是这个也要根据你的需求 ...
如果我12G SDI 跑固定4k协议的话 也用固定的时钟就可以了吗？ 感谢 ackyee 发表于 2020-7-25 16:53
如果我12G SDI 跑固定4k协议的话 也用固定的时钟就可以了吗？ 感谢
是的，一般就固定148.5MHz或者297MHz，不过要注意你选的器件类型，有的器件用CPLL到12G的话只能用297MHz；要实际建个工程跑一跑确认 ocam-vesta 发表于 2020-7-26 11:57
是的，一般就固定148.5MHz或者297MHz，不过要注意你选的器件类型，有的器件用CPLL到12G的话只能用297MHz ...
大神有什么 4K 60 的CMOS 推荐的吗？ 能用SUB-LVDS就可以了
MIPI 4k 的有点跟不上 sub-lvds的sensor都比较老了，稍微新点的就是IMX274了；推荐一款8lane mipi的sensor;IMX334,mipi 速率最高只有891Mbps；你看看是否满足你的需求
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