请教一下，xilinx的artix7系列fpga ddr3控制器最大能支持多大位宽？
xilinx的fpga，ddr控制器都是硬核，那么肯定就有一个最大位宽的限止。这个位宽限止是否就是下图配置界面里的这个72位？如果需要更高位宽，要怎么实现呢？
这个限制是dimm和io bank限制。ddr按xilinx data必须在addr两侧，3个bank必须物理相邻，因此只能64最大。 wye11083 发表于 2020-10-24 17:59
这个限制是dimm和io bank限制。ddr按xilinx data必须在addr两侧，3个bank必须物理相邻，因此只能64最大。 ...
谢谢，再请教一下，假如只用两个bank，有没有办法挂3片DDR3，拼成48位？
比如不用nCS，ddr容量再选小一点，两个bank刚好能放下3片ddr3，MIG的规则检查也能过
这样设计会不会有问题？
xxdd 发表于 2020-10-25 10:30
谢谢，再请教一下，假如只用两个bank，有没有办法挂3片DDR3，拼成48位？
比如不用nCS，ddr容量再选小一点 ...
拼不了。7系列每个Bank只有4个IO Group，只能32位。ACMD组需要3个IO Group。再一个，48位宽度是会出问题的，因为你没法做字节地址映射（AXI总线可能不能用了）。 wye11083 发表于 2020-10-25 10:32
拼不了。7系列每个Bank只有4个IO Group，只能32位。ACMD组需要3个IO Group。再一个，48位宽度是会出问题 ...
我不用AXI，字节映射的问题倒不大
我尝试一下，ACMD挤一下好像刚好可以放到2个IO Group里呀，类似下图这样
这样设计MIG的合法性检查是能过的，会不会有什么坑呢？
xxdd 发表于 2020-10-25 11:21
我不用AXI，字节映射的问题倒不大
我尝试一下，ACMD挤一下好像刚好可以放到2个IO Group里呀，类似下图这 ...
那你打板试试吧。注意xilinx手册的布线规则和要求，我这边布sodimm write leveling死活不过。
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