论SSTL/HSTL用作高速低精度（四位以内）模数转换的可行性？
我看到多本数据手册上，标明输入的漏电流是10uA级别（相当于并联了100kOhm数量级的电阻）。我想做一个简易版示波器，主要用来观察数字信号。使用HSTL，参考电压是最大输入的一半。如果用多个小电阻（10Ohm左右）串联分压，达到N位的有效位数，需要至少 2^(N) 的电阻数量。两位有效（共四种情况），需要至少四个电阻，输入阻抗约为40Ohm。考虑到HSTL需要电压差达到0.1V（为数据手册上的最大值，能达到的最小值未知），总共最大1.8V的量程范围，与0.9V的参考电压比较，最大也只能到三位有效位数。有人用FPGA做过比较器吗？最小能分辨多大的电压差？ 考虑用lvds，不使能term，这样阻抗非常大，前面再做高速放大是可以采样的。0.1v是保证可以翻转的电平，实际0点电压会有点漂移，也就是说，例如0.02v被读为0是有可能的。并行高速adc就是这个结构，比如8位adc内置了255 个高精度分压电阻和256个比较器。12位高速adc则是前级+后级组成二级adc分别处理msb和lsb。 wye11083 发表于 2021-2-18 22:46
考虑用lvds，不使能term，这样阻抗非常大，前面再做高速放大是可以采样的。0.1v是保证可以翻转的电平，实际 ...
LVDS输入不好接参考电压啊，HSTL有统一的参考电压。数据手册上标的输入漏电流，LVDS跟HSTL也是一样的。 cztian 发表于 2021-2-19 13:53
LVDS输入不好接参考电压啊，HSTL有统一的参考电压。数据手册上标的输入漏电流，LVDS跟HSTL也是一样的。 ...
hstl不是lvds！后者可以当超高速比较器用！ Xilinx AR# 11308：LVTTL跟LVCMOS的迟滞电压都在100mV的数量级；而对于差分输入（HSTL跟LVDS），迟滞电压在10mV以内。有机会了，我打个板子试一试，应该能做到至少两个有效位。
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