zynq7020 PS的SPI 在模式0的时候，为啥时钟常态不是低电平
模式0，极性相位都为0。
模式3，极性相位都为1.
从图片可以看出二者还是有点区别的，但是，按照常理，模式0，时钟空闲应该为低电平才对啊 你的图里不是低吗，启动前高电平不是很正常吗。 jadegu 发表于 2023-11-21 10:58
你的图里不是低吗，启动前高电平不是很正常吗。
(引用自2楼)
不应该是在CS在高的时候， clk也为低么 ，STM32是这样的啊 justdomyself 发表于 2023-11-21 11:32
不应该是在CS在高的时候， clk也为低么 ，STM32是这样的啊
(引用自3楼)
你的CS是高有效还是低有效 jadegu 发表于 2023-11-21 11:43
你的CS是高有效还是低有效
(引用自4楼)
低有效。 https://blog.csdn.net/qwaszx523/article/details/70224879
没问题啊， jadegu 发表于 2023-11-21 12:53
https://blog.csdn.net/qwaszx523/article/details/70224879
没问题啊，
(引用自6楼)
借用你链接中的图片， CS为高时,CLK为低。CLK常态低电平。 justdomyself 发表于 2023-11-21 13:16
借用你链接中的图片， CS为高时,CLK为低。CLK常态低电平。
(引用自7楼)
嗯，这个图确实是你说的那样。所以总线上常态应该取决于上拉电阻么。如果有上拉电阻，又没芯片拉低，不就是高电平么。 jadegu 发表于 2023-11-21 13:42
嗯，这个图确实是你说的那样。所以总线上常态应该取决于上拉电阻么。如果有上拉电阻，又没芯片拉低，不就 ...
(引用自8楼)
没上拉电阻。 justdomyself 发表于 2023-11-21 18:32
没上拉电阻。
(引用自9楼)
真令人费解，确实不对 jadegu 发表于 2023-11-21 19:07
真令人费解，确实不对
(引用自10楼)
zyn q的spi要和stm32相连，stm32收到的数据都不对
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