复习铃木雅臣《晶体管电路设计》一书，疑惑不解，拿出来与大家讨论讨论！！！

xieshuangok · 发表于 2010-10-16 11:41:38

先上图：

书上原图 (原文件名:aa.JPG)
问题是：图中说明输入 Vi = 8Vp-p正弦波时，负载为680时输出会发生输出波形负侧的波形被截去？？

书本上解释是：当交流地看这个电路时，则因R3与RL是并联连接的，其两端电压降不在-3.3V（约等于9.7mA*340Ω）一下。（原书P52-53页）

现在想讨论的是：为什么加负载为680Ω时输出负侧会被截去？

补充我的计算：静态工作状态下Vb、Ve、Ie已经在图中给出，在动态情况下计算为：（Ve±Vi/2）=6.8±4V，完全符合晶体管承受范围，为什么会出现负侧被截去？

exploer · 发表于 2010-10-16 12:47:53

这个论坛里有人问过，我也没有想明白，等高人解答。

athlonz · 发表于 2010-10-16 14:12:58

这个要画交流通路分析。由于在直流空载的时候Ie最大是9.7mA，所以在交流通路中当Vi为负时，ie是为负的；由于Ie的最大值为9.7mA，所以ie的最大值为-9.7mA（正好抵消直流量）；所以340*-9.7mA=-3.3v。Vo的直流空载电压为6.6v然后减去3.3v正好就是3.3v，也就是为什么最小为3.3v的缘故。

tclandmei · 发表于 2010-10-16 14:41:45

书上好像有说！

zzjjhh250 · 发表于 2010-10-16 15:19:13

楼主先要说清输入信号的频率！

zzjjhh250 · 发表于 2010-10-16 15:29:22

你的静态工作点是在7.5v，而你的Vpp=8v，而这个又是同相输出，射级跟随器，-8v+7.5v，这样你的输出必然要被削去0.5v。
===

xieshuangok · 发表于 2010-10-16 17:31:16

LS的LS，输入频率为1K
LS，输入的是VP-P，峰峰值为8的正弦波，也就是正负为4V的1KHZ正弦波。。。

xieshuangok · 发表于 2010-10-16 17:35:45

继续分析后，当输入为负侧时，三极管处于什么状态？是截止还是可变电阻区？？

XQGG · 发表于 2010-10-16 17:38:51

标记

xyang18 · 发表于 2010-10-16 17:42:21

从图上面看，Ve工作点受Vb电压控制，三极管始终工作在导通状态，最重要的是，电容无法实现放电，所以就没有负压了

xieshuangok · 发表于 2010-10-16 17:43:12

2楼的解释没太弄明白，请2L高手支招。

zzjjhh250 · 发表于 2010-10-16 18:22:20

后面的电容在向下平移的时候在BJT的的发射极的电阻上端的电位太高，所以当基极的的信号太小（输入信号的负端）时候，BJT很容易截止。所以当输出端开路时候，等效于在R3上端的分压很小，这样就能够到最低值。而不会出现输入信号太小时候，BJT容易截止。

zzjjhh250 · 发表于 2010-10-16 18:22:51

先去吃饭，等会上仿真图说明。

zzjjhh250 · 发表于 2010-10-16 18:27:30

(原文件名:未命名.jpg)

======================
b点的工作点计算有误，注意R3要折算过来！

bbsidking · 发表于 2010-10-16 18:30:19

这个电路理解的关键C1和C3上面的电压不变（当然前提是输入信号大于1Khz的情况下）。静态情况下，C1上面的电压是7.5V，C3上面的电压是6.8V。
当输入信号正向变大的时候，Vb电压升高，Ve电压随之增高，C3开始充电，充电电流从C3的正级流向负极，RL上出现正电压。电压增加的幅度等于输入信号的幅度，RL上的电压最高能增加到什么程度呢？这个取决于C1，当输入信号大于（15V-7.5V）的时候，基极电压不能再高了，自然e极电压也就不能再高了，这时负载上获得最大的正向峰值7.5V。正向峰值电压跟R3没有关系。
当输入信号变小的时候（负向变化），B极电压减小，所以E级电压也减小，这时C3开始放电，电流方向由负极流向正极，R3上面的电流由晶体管的电流和电容的电流组成，C3的放电电压流经RL的时候就会形成负向电压。负向电压的峰值时多大呢？可以这样算，当输入持续减少的话，晶体管进入截止状态，晶体管的电流为零，这时输出回路的电流就变成RLC3R3GNDRL。所以RL上的电压是RL和R3分C3上的电压，也就是说VRL=VC3(RL/(RL+R3))=3.3V。C3上面的电压是6.8V，所以负向截止电压是3.3V。上面的式子可以变换成(VC3/R3)*(R3*RL/(R3+RL))=0.97*(R3//RL)。这就是书本的公式的由来。

bbsidking · 发表于 2010-10-16 18:44:31

（注：关于第一点我的理解有误，赶紧更正）。B级电压是可以高于15V的，只要三极管的CE电压小于饱和电压（一般为0.2V），三极管就可以维持在放大状态，在临界饱和时，E级的电压为15V-0.2V=14.8V，所以负载上能获得的最大电压就是14.8V-6.8V=8V，这才是真正的正向峰值电压。此时B级电压为14.8V+0.65V=15.45V。

bbsidking · 发表于 2010-10-16 18:57:03

（关于上面的解释还是有误，继续更正）三极管工作的极限远不仅这样，其实VCE的电压不超过-0.2V，电路就可以放大（不是我说的哈，教材说的），此时C级电压为15.2V，负载上的电压为15.2V-6.6V（仿真电压）=8.8V（仿真结果）。这个跟仿真的结果是完全一致的。很多基本的东西都忘了，在回答这个问题的时候，这些知识才回想起来。

linhuaou · 发表于 2010-10-16 19:15:54

mark

xieshuangok · 发表于 2010-10-16 20:56:06

zzjjhh250 华电电子
上面是计算静态工作点时的Vb，应该没有错吧，呵呵
bbsidking ZP
谢谢你的解释，照你怎么解释，“当输入持续减少的话，晶体管进入截止状态，”，当输入减小时R1上的电流-R2上的电流约等于0.8mA的电流流向b级，为何是截止状态？？
第二点，图中的C1、和C2是用作来耦合用的，书上只是电容作此解释而已。

xieshuangok · 发表于 2010-10-16 20:57:10

准备自己搭建一个电路，进行实验，看看为什么会出现负侧被截去

zzjjhh250 · 发表于 2010-10-16 21:49:40

【18楼】 xieshuangok 小谢

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来自：湖南
zzjjhh250 华电电子
上面是计算静态工作点时的Vb，应该没有错吧，呵呵
=====================================
Vb的电压这样：Vb = Vcc*r1/{[R3（1+Hef）//R2]+R1}

============
等会上仿真图！

zzjjhh250 · 发表于 2010-10-16 22:05:20

按照楼主的电路图的静态工作点电压 (原文件名:静态工作点.jpg)

===============================================

将输入设置为0，仿真直流静态工作点

以下分两种情况的Vb电压，第一个是楼主认为是电源电压一半的，第二个是我改参数之后的

目的：证明我计算的Vb电压值是正确的

^_^

====================================
这是按照楼主的Vb的电压看C通道，很明显小于电源电压的一半（10V），而是8.196 v
这是按照上面的公式算出来的：R3折算过来与R2并联等效阻值：6.7k 与R1（10K分压） 6.7k/(6.7k+10k)= 8.036v 这与仿真Vb电压一致。

===========让静态工作点是电源电压一半R1=15K R2=30K R3=1K Hef=29（我设置的B值）========
上图：

(原文件名:VCC一半静态工作点.jpg)

=============这个时候按照我的公式=========计算的Vb电压时10v

仿真中的C通道电压时10v

=============

OVER

接下来说明为什么会削底！

zzjjhh250 · 发表于 2010-10-16 22:27:25

削底原因：

C3电容在稳态情况下上面的电压应该是电源电压的一半（不考虑Ubeq，前提要把R1 R2 R3 调整让Vb点电压时电源电压一半）当加上RL负载时，C3 ，R3 ,RL组成一个回路，当BJT截止时候，R3越大，他分得的压降会将越大，这样会导致，BJT的e极的电压会抬升，自然当输入的电压在负时候会削底。

下图是负载RL = R3 =1K 和楼主电路图一致
============================

(原文件名:削底电路.jpg)

==========当我们把RL逐渐增大时候，R3分得的电压变小，相对应的BJT的发射极的电位下降，削底的情况就会变好，最极限的情况就是
输出RL去除，就是 RL=无穷大等价RL上分得的电压为0 自然BJT的发射极电位在稳态时候电位就是0 ，就不会削底：

下面我将 RL=1.5K 削底情况明显好转 RL = 50k 削底情况明消失

============图-1 RL=1.5K 削底情况明显好转=========================

(原文件名:削底明显减小.jpg)

============图-2 RL=50K 削底情况明消失=========================

(原文件名:未削底电路.jpg)

==============================================================

总结：C3在稳态时候在R3上分压的值太大，只要将RL增大削底就会好转（R3不能随便增大，因为R3影响静态工作点，如我上面分析）

第一次打这么多的字

=========这是我个人分析，大家一起讨论==========

==========楼主兄弟，可能我的言语措辞有失礼貌之处，请海涵=============

bbsidking · 发表于 2010-10-16 23:40:45

回复【22楼】zzjjhh250 华电电子
削底原因：
c3电容在稳态情况下上面的电压应该是电源电压的一半（不考虑ubeq，前提要把r1 r2 r3 调整让vb点电压时电源电压一半）当加上rl负载时，c3 ，r3 ,rl组成一个回路，当bjt截止时候，r3越大，他分得的压降会将越大，这样会导致，bjt的e极的电压会抬升，自然当输入的电压在负时候会削底。
下图是负载rl = r3 =1k 和楼主电路图一致
============================

(原文件名:削底电路.jpg)
<center><a class=tt16 onclick="fnquickimagequote(this,'files_34/ourdev_590394bhk5uc.jpg','原文件名:削底电路.jpg')" href="###"......
-----------------------------------------------------------------------

分析得非常好，但是为什么上截止没有看明白啊

stdio · 发表于 2010-10-17 00:05:40

电流Ie的减小导致E点电位的降低 (原文件名:ourdev_00.JPG)

没有电容C3的话，Ie为0则导致E点电位为0 (原文件名:ourdev_01.JPG)

正因为C3的存在，使得Ie为0时，E点电位不为0 (原文件名:ourdev_02.JPG)

C3的存在，使得Ie为0时，E点电位不为0，而是以Vc3一半为开始的一个指数跌落。在Q1基极为一个高频正弦波的情况下，Vc3刚刚跌落一点点，就又被正弦波的上升沿提升起来，所以严格地讲，那个削底不是严格水平的。

xieshuangok · 发表于 2010-10-17 09:23:53

回复【22楼】zzjjhh250 华电电子
是这个原因，解释非常到位，铃木雅臣《晶体管电路设计》书上并不是这样解释的，呵呵，看来以后有些基础电路还是必须经过仿真搭建试验才能得出结论！

zzjjhh250 · 发表于 2010-10-17 12:12:38

xjmlfm1 · 发表于 2010-10-17 13:37:53

mark

pursuer99 · 发表于 2010-10-17 16:37:42

电路仿真都使用什么软件呀？

jielove2003 · 发表于 2010-10-17 17:10:01

mark 小电路大学问

ifree64 · 发表于 2010-10-17 18:19:57

来说说我的理解：

(原文件名:ourdev_590249ZHWO3Y.jpg)

首先，静态时680欧的射级电阻R3上的静态电流是10mA；
其次，如果负载上得到-3.4V 的峰值电压时，三极管的射级电位Ve应该是3.4V ；这样经过电容隔直通交后才能得到-3.4V的输出。
uo = 3.4 - 6.8 = -3.4V

如果要能在负载上得到低于-3.4V的输出，三极管的射级电位Ve就应该是更低的值。但如图所示，负载也是680欧，当负载上得到-3.4V电压时，
就有一个5mA的电流流向射级电阻R3，这正好在R3上产生3.4 的压降。

（1）要输出更负的电压，射级电位必须更低，
（2）输出了更负的电压，就有更大的电流流向R3，这将使R3上的压降更大，使得射级电位升高。
（3）考虑1、2两点，最后只有一个平衡点3.4V的射级电位，到了这个电位后就再也下不去了，也就再也得不到比-3.4V的更负的输出。

所以，仿真时如果看看射级的波形就能很好理解这个问题了。
如果要得到更负的输出，只有在不改变负载的情况下，增大R3上的静态电流，也就是减小R3的阻值来实现。

xieshuangok · 发表于 2010-10-17 21:29:25

【30楼】 ifree64
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来自：火星

通俗易懂，

exploer · 发表于 2010-10-17 23:43:53

回复【2楼】athlonz
-----------------------------------------------------------------------

你的解释我理解了，觉得是最简洁的解释了。后面的各位的回答我没大看懂。其实理解起来就是直流条件下和交流条件下，射极负载发生了变化，而其电流驱动能力有限，导致了截底。

up2dream · 发表于 2010-10-18 11:43:19

MARK

qianhng · 发表于 2010-10-18 12:08:34

学习

wandy2010 · 发表于 2010-10-18 14:34:33

果然有热情的高手啊，赞！

fshunj · 发表于 2010-11-27 12:01:32

先标记

247683915 · 发表于 2012-3-24 22:06:36

( 解释52页负载加重削底问题,说说自己的理解，想了很久，希望能完全理解透，所以大家多指教 )VCC/2-ube=15/2-0.6=6.6，因为电容上有6.6V的静态电压（一直都有直流电压），RE和RL串联分压，以地电位为0，那么RE上就有3.3V（射极电位），那么电容左边+3.V，右边-3.3V（完全没有交流参与时），
当uin=-3.3V时，ue等于7.2V-3.3V-0.6V=3.3V（基极静态电压7.2V ,输入交流的-3.3V）;
Uemin=3.3V。
这是临界状态（按电流解释，该刻应该有Ie=I直+i交=0，I交和I直（空载电流）刚好抵消，那么I交=-9.7mA（交流电流从地分别经Re和RL到达射极），Re//Rl=340Ω，U交e= 340Ω*（-9.7mA）=-3.3V；I直=9.7mA ，U直e=9.7mA*680Ω=6.6V，Ue=U直e+U交e=3.3V=Uemin=3.3V；）
之后uin继续朝着负方向增大，ub<3.9V,在该段时间内，三极管截止，直到ub>3.9V。
C3电压6.6V，Re=Rl时，URe=3.3V，经过C3之后（滤去直流部分）Uo=3.3-6.6=-3.3V；
若URe继续增大（实际上是负载加重之后，负载电阻变小），URe'比如说是3.5V，那么Uo=3.5-6.6=-3.1V，削底更严重了。铃木雅臣说的把空载电流设计的比最大交流电流更大些，实际上是要求把Re设计的更小一些，这样可以带动更重的负载。

wb156351 · 发表于 2012-3-28 09:24:12

挺有意思的

陈纪友103 · 发表于 2012-6-21 09:05:26

弄懂了

aniuge123 · 发表于 2014-9-4 17:06:36

mrk.见证高手了

saddam911 · 发表于 2016-4-6 11:15:35

仔细看看，我也看到这里了，有些疑惑，

复习铃木雅臣《晶体管电路设计》一书，疑惑不解，拿出来与大家讨论讨论！！！

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