ZYNQ DDR3 fly by走线是否有流向顺序要求？

shenzw5984 · 发表于 2020-2-13 20:26:38

本帖最后由 shenzw5984 于 2020-2-13 20:33 编辑

1、使用的是ZYNQ 7015，两片DDR3 1GB
2、数据线为点对点，没有问题。
3、时种、地址、控制线的fly by是否必须从低字节向高字节走比如这样CPU > DQ0-DQ15 > DQ16-DQ31 > VTT端接？
4、我当前的时种、地址、控制线的fly by走向是CPU > DQ16-DQ31 > DQ0-DQ15 > VTT端接，不知道是否可以。
5、如果从地址所存的角度来说的话似乎是没有关系的，因为根据我拉分析如下图中的说明（参考DS非ZYNQ芯片）。

wye11083 · 发表于 2020-2-13 20:56:00

这个顺序你参考开发板吧，是有要求ck必须大于dq组信号。jedec的公版条子好像是从dq0开始走到dq63。

shenzw5984 · 发表于 2020-2-13 21:00:44

wye11083 发表于 2020-2-13 20:56
这个顺序你参考开发板吧，是有要求ck必须大于dq组信号。jedec的公版条子好像是从dq0开始走到dq63。 ...

我看了一些参考的板子，上面有从低到高，也有从高到低。从地址锁存的号解分析，我认为是没有问题的，假设有问题的话，这种方式相对于T型走线，就是差了1/2长度的内芯到内芯距离，这个距离其实很短，我看了一下是差不多12MM，1/2就是35PS的差异，如我上面时序的分析，没有影响。

hugohehuan · 发表于 2020-2-13 21:15:35

用Vivado自己亲自搭建一个工程，配置下参数就能看出来了。
在网上找的各种我觉得都没必要看，仔细研究Zynq自己的PCB文档和存储器文档才是正路。

zkf0100007 · 发表于 2020-2-29 09:51:33

参考ZYNQ官方设计文档UG933

ZYNQ DDR3 fly by走线是否有流向顺序要求？

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