有限解答C/C++/Xilinx方面的较难问题, 欢迎提问

prow · 发表于 2020-3-22 11:58:30

有没有关于FPGA内部总线方面的资料？

和同事调项目（FPGA+DSP），同事设计了套内部总线，参考了各个处理器的寄存器管理方式，把32bit地址划分为若干个region。每个region内部是同一个时钟域的寄存器，与总线之间用小深度的fifo做跨时钟域隔离
目前用着感觉还可以，但是想看看参考资料，看看有没有可改进的地方

prow · 发表于 2020-3-22 12:00:40

chun2495 发表于 2020-3-22 11:57
Xilinx有没有类似altera那样的内核Nios？

帮楼主回答这个问题了。。
有，MicroBlaze，IP核直接生成，用起来还算简单，可以用它来点灯

prow · 发表于 2020-3-24 14:58:16

我再来问个奇怪的问题，FPGA启动用的SPI FLASH可以换vivado里没有的型号么，计划使用GD的flash，但是id应该和常用型号不一致

prow · 发表于 2020-3-25 12:27:15

wye11083 发表于 2020-3-24 21:23
随便接。要是怕不兼容就用x1模式（不需要特别生成mcs文件！直接在generate bitstream选项里勾上生成bin， ...

但是使用ID不同的flash，vivado会报错啊，没办法烧写

prow · 发表于 2020-3-25 12:45:07

wye11083 发表于 2020-3-25 12:38
不要用vivado，直接烧spi。

好吧，这也是种方法

prow · 发表于 2022-3-2 20:59:27

来提问了，V7 BUFG不够怎么办？
一共挂了两组DDR3、4个X2的SRIO跟别的FPGA通信、一路SDI显示、两个X4的NVME SSD，到这就用了四五十个BUFG，V7一共32个
实在不好删BUFG了，剩下的基本上都是IP核里GTH内部的了。

有限解答C/C++/Xilinx方面的较难问题, 欢迎提问

阿莫论坛20周年了！感谢大家的支持与爱护！！