generate SpinalHDL BlackBox from Verilog File Utils 脚本共享

Eworm001 · 发表于 2020-4-30 19:39:32

目标: 通过运行脚本把Verilog 文件中的 Module 生成SpinalHDL 可调用的 Blackbox

进度: 脚本已经可以生成对应的scala文件，未测试是否可用

snowy · 发表于 2020-6-13 07:55:59

有楼主这个程序，就可以利用现有的VERILOG代码生成SPINAL模块？

armok. · 发表于 2020-6-13 08:17:27

帮楼主标题增加中文字“脚本共享”。

zchong · 发表于 2020-6-13 08:48:40

现在VHDL转verilog有没有完全靠谱的软件？

abutter · 发表于 2020-6-13 08:55:11

zchong 发表于 2020-6-13 08:48
现在VHDL转verilog有没有完全靠谱的软件？

为什么有这样的需求？工具不支持 VHDL ？

zchong · 发表于 2020-6-13 11:10:20

abutter 发表于 2020-6-13 08:55
为什么有这样的需求？工具不支持 VHDL ？

想偷个懒，不想看vhdl代码，verilog稍微熟悉点，

abutter · 发表于 2020-6-13 22:55:12

zchong 发表于 2020-6-13 11:10
想偷个懒，不想看vhdl代码，verilog稍微熟悉点，

综合处理看电路，哈哈。

snowy · 发表于 2021-2-24 16:19:05

现在这个项目发展的如何？感觉一直就少数人在用……

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