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FPGA进行高速GTP收发如两边晶振频率有细微差别,会丢数据吗?

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出0入91汤圆

发表于 2021-4-12 09:48:41 | 显示全部楼层 |阅读模式
如果  两块板子  一块GTP 发送   一块GTP 接收,   两块板子同样都是用的相同频率的晶振 ,但是晶振受温度和工艺影响肯定会细微的频率区别
这种情况下理论上 肯定会丢数据,  FPGA 内部有解决的机制吗? 或者这部分问题要如何去解决呢

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如果想吃一顿饺子,就得从冰箱里取出肉,剁馅儿,倒面粉、揉面、醒面,擀成皮儿,下锅……
一整个繁琐流程,就是为了出锅时那一嘴滚烫流油的热饺子。

如果这个过程,禁不住饿,零食下肚了,饺子出锅时也就不香了……《非诚勿扰3》

出0入0汤圆

发表于 2021-4-21 15:55:19 | 显示全部楼层
一般50ppm的晶振足够了

出0入442汤圆

发表于 2021-4-12 11:03:36 来自手机 | 显示全部楼层
ackyee 发表于 2021-4-12 10:00
应用场合 类似于  自定义的SDI 通讯 就像光纤一样

刚查到了  好像XILINX GTP 内部自带一个 缓冲器来解决 ...

国人瞎j8写。k码是控制用的,不能丢!gtx会自动插入特定的空码(查手册)。丢了k码还玩个蛋。那个缓冲器是用于时序控制的,很小。你仔细看ug。怕丢数据就给个快点的userclk收。

出0入91汤圆

 楼主| 发表于 2021-4-12 10:00:46 | 显示全部楼层
wye11083 发表于 2021-4-12 09:55
只要你别设太大的tlp。pcie上限512字节。在这个范围内可以容忍1500ppm以上的偏差fifo也不会爆。或者内部fif ...


应用场合 类似于  自定义的SDI 通讯 就像光纤一样

刚查到了  好像XILINX GTP 内部自带一个 缓冲器来解决这个问题
FPGA 确实考虑的蛮全的
就是不知道这部分功能是配置好后就不用去管了,还是说需要手动去写 这部分发送K码和接收缓冲接收和删除K 码的功能

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出0入442汤圆

发表于 2021-4-12 09:55:05 来自手机 | 显示全部楼层
只要你别设太大的tlp。pcie上限512字节。在这个范围内可以容忍1500ppm以上的偏差fifo也不会爆。或者内部fifo时钟再快点。
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