网站逻辑分析仪开源项目软件版本汇总及最新版本发布

kingsabbit · 发表于 2009-10-17 22:09:39

SoftwareV31beta(加入导入CSV格式)

V3.1b简单改过来的ourdev_492736.rar(文件大小:624K) (原文件名:SoftwareV31beta(加入导入CSV格式).rar)

kingsabbit · 发表于 2009-10-17 22:12:52

把这个
<<<<
导出的CSV格式(数据又被压缩过了)

CSV格式波形文件ourdev_492733.rar(文件大小:2K) (原文件名:ErrorIIC.rar)
>>>
第88到89插入N个数据后(用Excel中第88格的数据)解码后面的都正确了,具体的原因今天查过了,是CSV压缩数据后导入到这个开源软件中时要根据数据压缩情况还原回去才不会有问题

Paul · 发表于 2009-10-18 00:28:06

搞定了：

(原文件名:1.jpg)

huokedu · 发表于 2009-10-18 13:21:08

FPGA程序下载教程ourdev_479299.pdf(文件大小:187K) 损坏了无法下载了啊

armok · 发表于 2009-10-18 13:49:01

【212楼】 huokedu
FPGA程序下载教程ourdev_479299.pdf(文件大小:187K) 损坏了无法下载了啊
-------------------------------------
我刚测试了，没有问题啊。

tom030704 · 发表于 2009-10-18 14:11:10

记号~~~

roasn · 发表于 2009-10-18 17:23:49

最新上传：
软件V3.5，解决I2C解码错误的问题，并改善了解码数据的显示

感谢kingsabbit，感谢Paul。
理论上是已经没有问题了，但我手上没有kingsabbit的那种数据，麻烦kingsabbit再试试V35是否已经解决问题，谢谢！

kingsabbit · 发表于 2009-10-18 22:35:12

roasn 冰封的心

好,数据在208楼已经上存了.明天测试,有问题再发表.

另外软件比较卡,特别是在放大和缩小时应该把按键禁用直到完成后再使能

roasn · 发表于 2009-10-19 09:35:47

【216楼】 kingsabbit
数据在208楼已经上存了
-------------------------
我需要dat文件，可否保存成dat文件传上来？

另外软件比较卡,特别是在放大和缩小时应该把按键禁用直到完成后再使能
---------------------------
这个问题是大量的绘图造成的，正在改写程序，在下一版就可以把这个问题解决

kingsabbit · 发表于 2009-10-19 20:23:13

【217楼】 roasn 冰封的心

我是用ZLG的LA1232采集的数据,只能保存成BIN格式或者CSV格式,没有DAT文件格式,要不就只能是ZLG默认的格式了

点击此处下载 ourdev_493523.rar(文件大小:7K) (原文件名:SoftwareV35.rar)

你是否需要ZGL默认的保存格式呢

kingsabbit · 发表于 2009-10-19 20:29:12

【215楼】 roasn 冰封的心
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来自：广州
最新上传：
软件V3.5，解决I2C解码错误的问题，并改善了解码数据的显示

感谢kingsabbit，感谢Paul。
理论上是已经没有问题了，但我手上没有kingsabbit的那种数据，麻烦kingsabbit再试试V35是否已经解决问题，谢谢！
　
这个测试了,在采集数据正常时现在解码没有发现异常,不知道在采集的数据有错误时解码是否有异常,具体可以测试一下吧.

增加的测试菜单 (原文件名:AddIIC.JPG)

代码ourdev_493535.rar(文件大小:625K) (原文件名:SoftwareV35AddIIC.rar)

kingsabbit · 发表于 2009-10-19 20:40:17

【217楼】 roasn 冰封的心

Dat文件ZLG的软件没有这个保存功能,它的数据格式为*.zlg

【208楼】 kingsabbit 电子白菜
正确的IICourdev_492731.rar(文件大小:1K) (原文件名:TM_IIC.rar)

请用ZLG的逻辑分析仪软件打开

IICourdev_492731.rar,这个就是原始数据了

roasn · 发表于 2009-10-20 09:04:31

没问题就好了。
采集数据有错误时？如果采集过程中出现错误，解码程序会把错误信息丢弃，例如，在数据没有发送完成时来个start信号，会把数据丢弃，但是start信号能解码出来，stop信号也一样。不过，这个我没有尝试过，但在编程的时候是按照这个思想来写程序，应该没有问题。

roasn · 发表于 2009-10-20 09:42:29

最新上传：
软件V3.6，改善在大量绘图时软件卡死的现象。
即在数据变化很快时，V3.6软件可大幅提高响应速度。

Paul · 发表于 2009-10-20 18:01:10

3.6会这样

(原文件名:1.jpg)

下面是测试用的数据
点击此处下载 ourdev_493873.rar(文件大小:966字节) (原文件名:IIC.rar)

roasn · 发表于 2009-10-20 18:10:48

汗，我没有测试解码，抱歉

roasn · 发表于 2009-10-20 18:30:11

最新上传：
软件V3.61，在V3.6的基础上，修改【223楼】 Paul 指出的bug

kingsabbit · 发表于 2009-10-20 22:18:05

有空试试

cy757 · 发表于 2009-10-23 00:26:18

刚刚发现一个问题，V3.61无法将IIC解码，其他通信方式没有用过。V3.5可以解IIC。

roasn · 发表于 2009-10-23 07:18:40

我试过可以解码啊，楼上把数据发上来看看

cy757 · 发表于 2009-10-23 10:44:17

不好意思，我刚刚试了一下又可以了。
建议 “roasn 冰封的心” 增加测试脉冲功能。如下图。附红外线逻辑分析器VB源程序，希望能帮到你。

(原文件名:1.JPG)

(原文件名:2.JPG)

点击此处下载 ourdev_494945.rar(文件大小:302K) (原文件名:红外线逻辑分析器原代码+电路图.rar)

roasn · 发表于 2009-10-23 10:47:49

你看看下面任务栏的显示信息，哪里可以看到两个光标的位置和光标的位置差值

cy757 · 发表于 2009-10-23 11:17:27

非常感谢“roasn 冰封的心”，你不说我还没有留意到这点。在电路上我觉得这样更好，不知道各位是否同意。
在输入的每个接口到SN74LVC16245之间串联一个1K电阻，每个通道增加一个BAV99，BAV99使用在SN74LVC16245，+5V，GND之间。以增加对SN74LVC16245的保护。

tanguoyong · 发表于 2009-10-23 11:47:06

好东西

roasn · 发表于 2009-10-23 12:38:45

【231楼】 cy757
在输入的每个接口到SN74LVC16245之间串联一个1K电阻，每个通道增加一个BAV99，BAV99使用在SN74LVC16245，+5V，GND之间。以增加对SN74LVC16245的保护。
------------------------
理论上是这样的，这样可以输入更宽的电压范围，但是，如果是防止脉冲损坏芯片，那就没有用的。
我以前曾经试过这样接保护电路——当然不是这个东西，为了防止脉冲损坏芯片，可以BAV99好好的，芯片该坏的一个都不少。

kingsabbit · 发表于 2009-10-23 22:30:24

【233楼】 roasn 冰封的心

我的建议是仿ZLG的做法
1>在输入端口前用比较器,可以对逻辑输入电平设置不同的比较电平,以适应不同的器件,同时可以提高输入阻抗
2>输入端比较器前端可以增加过压保扩器,集成的,一次可以保护几个能道,这样可以减小布线和设计时的复杂
3>输入端增加阻容滤波器,防脉冲干扰和保护
4>FPGA输入前端比较器之前串联电阻,一来提高抗EMC干扰二来可以防短时脉冲对FPGA不利三来可以减小电流强度,达度保护的目的

孕龙的做法就是目前我们的做法,直接经过电平转换芯片直接到达FPGA,这样不好,需然可以除低成本

gwj221 · 发表于 2009-10-23 23:07:46

roasn :
  你提供的图纸上USB的SLAVE FIFO好像用的是外部48MHz的时钟，但从USB程序中
IFCONFIG = bm3048MHZ | bmIFCFG1 | bmIFCFG0;
  我理解工作模式为USB内部48MHz时钟的SLAVE FIFO.
  不知道这样理解对吗？

  还有代码和注释对不上，是不是我理解有问题，请老大斧正：
/**********EPxCFG**********\
bit7:    VALID, 1=activate
bit6:    DIR, 0=OUT, 1=IN
bit[5:4]: TYPE[1:0], 00=Invalid, 01=ISOCHRONOUS, 10=BULK, 11=INTERRUPT
bit3:    SIZE, 0=512 bytes, 1=1024 bytes(Only EP2 and EP6, EP4 and EP8 can only be 512 bytes)
bit2:    0
bit[1:0]: BUF[1:0], 00=Quad, 01=Invalid, 10=Double, 11=Triple
EP2 and EP6 activate, EP4 and EP8 de-activate
EP2=OUT, BULK, 512byte, Quad
EP6=IN, BULK, 512byte, Quad
\**************************/
EP2CFG = 0xa2;
SYNCDELAY;
EP6CFG = 0xe0;
SYNCDELAY;
EP4CFG = 0x00;
SYNCDELAY;
EP8CFG = 0x00;
SYNCDELAY;

EP2 ----> OUT BULK 512byte Quad <------- Double bit[1:0] = 10: Double

是不是有点较真了，呵呵呵呵，请原谅。

roasn · 发表于 2009-10-25 22:28:01

【235楼】 gwj221
IFCONFIG = bm3048MHZ | bmIFCFG1 | bmIFCFG0;
我理解工作模式为USB内部48MHz时钟的SLAVE FIFO.
不知道这样理解对吗？
-----------------------------------------------
不对，控制外部时钟还是内部时钟是bmIFCLKSRC，注释已经很清楚
IFCLKSRC: 0=外部IFCLK / 1=内部IFCLK

EP2是工作在double，这里的注释错了。
注释是写程序的时候加上的，有些注释在最终调试完成后没有记得更改，特别是一些小地方，这种情况下以程序为准，程序肯定是对的。

kejian2000 · 发表于 2009-10-25 22:44:26

逻辑分析仪的基本工作原理是什么？

FPGA通过硬件时序把采集的信号数据存储到RAM中
PC 通过USB读取RAM中的数据？

不知道理解的对不？

roasn · 发表于 2009-10-26 06:54:17

对，就是这样

Paul · 发表于 2009-10-26 09:27:08

请教Roasn: 在选择了外部触发(Ext.Rising或Ext.Falling)后外部触发信号应连接到哪个通道?

roasn · 发表于 2009-10-26 09:44:14

通道16，使用说明书上有写的，
另外，那不是外部触发，是外部时钟

gwj221 · 发表于 2009-10-26 10:39:27

谢谢ROASN耐心的答复！
还有一个问题： LM1117-1.2 LM1117-3.3芯片在这个设计中长期工作热不热？

roasn · 发表于 2009-10-27 08:53:37

不热，温吧

kejian2000 · 发表于 2009-10-28 16:10:36

关于逻辑分析仪的一个想法：

现在这个LA，对3.3V这样的低压器件支持不太好，毛刺太多。
如果我们加个可变电阻和比较器，就可以把比较低的电压转为5V，这样毛刺会少点，并且LA的逻辑电平也会宽点

比如用可调电阻把门限电压调为2V，则2V以上的就认为是1，这样不是很方便吗
而且，只要做个小的转接板就OK了

更进一步的想法是：
用个可设置电阻大小的IC（microchip就有，忘了名字了，DIY ICD2用的），利用USB通讯通过PC软件设置门限电压
就更好了。

hebj · 发表于 2009-10-28 17:06:30

我前段在测的电路就是3.3V的，自己定义的8Bit总线通讯，没有发现有毛刺啊。
只是我现在头痛FPGA的升级问题，我买了下载器，但不想安装那巨大的编程软件(硬盘没空间了)，要是有地方能帮下载就好了。

roasn · 发表于 2009-10-28 18:23:58

【243楼】 kejian2000
-------------------------
这一版要改动还是比较吃力，等下一版吧，下一版会支持电平定义，只是没有那么快出来

【244楼】 hebj
只是我现在头痛FPGA的升级问题，我买了下载器，但不想安装那巨大的编程软件(硬盘没空间了)，要是有地方能帮下载就好了。
------------------
如果你只需用下载程序，可以只下载那个编程的软件pgmtools，1G而已

yibin_z · 发表于 2009-10-29 18:14:26

【177楼】有编程的软件

xusp · 发表于 2009-11-3 12:11:23

请教版主，
运行上位机V3.1 beta源代码，错误提示为

(原文件名:提示.JPG)
怎么解决。

roasn · 发表于 2009-11-3 12:36:00

你没有安装iocomp控件

xusp · 发表于 2009-11-3 12:46:55

装了啊，

xusp · 发表于 2009-11-3 12:47:27

(原文件名:123.JPG)

roasn · 发表于 2009-11-3 12:54:58

可能是版本不兼容，也可能是没有设置库的路径，这个错误就是没有找到iocomp控件。
你安装楼主位的版本试试，那个是肯定可以的

xusp · 发表于 2009-11-3 13:06:00

哦，是楼主位的，库的路径怎么设置？

xusp · 发表于 2009-11-3 13:12:59

现在运行又弹出一个这样的提示

(原文件名:1234.JPG)

roasn · 发表于 2009-11-3 13:46:23

用这个：
我使用的iocomp，如果上面的控件不行，请用这个ourdev_483709.rar(文件大小:2.30M) (原文件名:Source VCL.rar)

解压到..\Borland\Delphi7\Lib
然后用Delphi7打开iocomp70.dpk，编译，安装
最后在菜单Tools->Environment Option->Library里增加Library路径$(DELPHI)\Lib\Source VCL

roasn · 发表于 2009-11-3 13:47:47

不用怀疑源代码有问题，我在三台电脑上安装运行过，有一台是纯净系统，都没有问题

xusp · 发表于 2009-11-3 15:35:04

谢谢，版主耐心讲解！没问题了！

roasn · 发表于 2009-11-3 15:41:40

呵呵，问题解决了就好

xusp · 发表于 2009-11-3 21:04:41

怎么直接用测电源的+5V都看不到逻辑分析仪的数据变化咧？

roasn · 发表于 2009-11-3 22:54:58

什么意思？

xusp · 发表于 2009-11-4 09:51:15

(原文件名:321.JPG)

xusp · 发表于 2009-11-4 09:52:49

现在一点FrmMain怎么提示TiXYPlot找不到啊

roasn · 发表于 2009-11-4 10:28:19

还是那个控件的问题

xusp · 发表于 2009-11-4 13:03:00

控件已经装好了啊，

(原文件名:12345.JPG)

xusp · 发表于 2009-11-4 13:03:37

按照【254楼】 roasn 冰封的心的方法搞的啊

xusp · 发表于 2009-11-4 13:08:49

这个文件架也有这个控件啊，

(原文件名:321.JPG)

roasn · 发表于 2009-11-4 13:49:06

控件栏里有没有这个控件？

xusp · 发表于 2009-11-4 14:16:08

没找到

roasn · 发表于 2009-11-4 14:20:14

那就是没有安装，只填路径是不行的
这一步你没有做
“Delphi7打开iocomp70.dpk，编译，安装”

xusp · 发表于 2009-11-4 15:07:28

弄好了，运行打开3.61版本，一运行弹出以下对话框

xusp · 发表于 2009-11-4 15:31:38

(原文件名:la.JPG)

xusp · 发表于 2009-11-4 15:39:42

点确定，再运行会弹出以下对话框，

(原文件名:la3.JPG)

roasn · 发表于 2009-11-4 16:03:05

你这个不是V361版本，而是V1.x版本，提示的错误是WinDriver的错误。
你打开工程后，把当前的代码编辑窗口关掉，然后从Project Manager重新打开。
或者，你把你硬盘里的V1.x的版本删掉。
这是Delphi的问题，它会自动打开以前的同名工程

hebj · 发表于 2009-11-8 00:10:49

终于更新了FPGA的软件到FW:1.2，非常谢谢各位！
是用了177楼的软件，不用安装，解压后直接下的（要安装一下编程器驱动）。

s99060 · 发表于 2009-11-9 01:17:11

能不能把通道做一下手动排序,同时bus也按重排的顺序显示?

还有,用11.1打开转换时有个fifo.ngc文件没有怎么办

roasn · 发表于 2009-11-9 09:09:54

【274楼】 s99060
能不能把通道做一下手动排序,同时bus也按重排的顺序显示?
-----------------------------------------------------
你可以根据需要改变外部的连接啊，这样就不需要改软件通道了

用11.1打开转换时有个fifo.ngc文件没有怎么办
--------------------------------------------
抱歉，我用的是10.1，没有用过11.1

s99060 · 发表于 2009-11-9 14:39:26

想把pin顺序改成和排线一样:(

roasn · 发表于 2009-11-9 14:42:14

那你修改一下FPGA的PIN定义，重新综合下载就可以了

s99060 · 发表于 2009-11-9 15:37:39

于是出现第二个问题:)

报没找到fifo.ngc,选了usbfifo和datafifo下载后都不对

roasn · 发表于 2009-11-9 15:53:47

我很奇怪你为什么需要fifo.ngc，我并没有用到这个模块。
代码里面只用到一个fifo模块，就是datafifo

s99060 · 发表于 2009-11-9 21:22:16

不是我要用,ise11.1开你这个就要转换,转换的时候就提这个,但不管选哪个,下载后就是不对,计数器测试都没反应,启动后灯闪几次就不闪了,硬件和固件版本看到都特别高(就这点比较爽)

不过我ise不熟

qilin3 · 发表于 2009-11-9 21:36:45

非常的支持

kejian2000 · 发表于 2009-11-11 17:04:32

V3.61 bug：
在CPU负载比较重时，60%左右，有时会出现如图的错误，有时程序自动关闭
CPU负载轻时无此现象

注意捕捉图像的右侧是空的，也是非正常现象

(原文件名:LA Bug.JPG)

roasn · 发表于 2009-11-12 14:15:28

【282楼】 kejian2000
------------------------
不止V3.61版本有这个问题吧？这是USB数据读不上来产生的错误，
暂时无法解决，因为暂时不知道是应用问题还是驱动问题造成。

yzlyear · 发表于 2009-11-23 14:25:30

支持

roasn · 发表于 2009-12-1 12:35:12

最新发布：
上位机软件及源码V3.7
1、在V3.61基础上增加1-Wire总线解码
2、保存数据时，把解码方式同时保存下来，下次打开时不需要再设置解码参数

Paul · 发表于 2009-12-1 19:27:30

1-Wire总线解码有问题:

(原文件名:1.jpg)
实际上正确的应该是:

(原文件名:2.jpg)

roasn · 发表于 2009-12-3 10:51:15

Pual能否把你的dat数据传上来？我这边只测试了DS18B20，数据正常。
我要查一下这个bug出在哪里，谢谢！

Paul · 发表于 2009-12-3 11:20:34

这个是数据,也是ds18b20的.
点击此处下载 ourdev_510258.rar(文件大小:2K) (原文件名:1wire.rar)

roasn · 发表于 2009-12-3 12:30:15

按照复位时间最少480us计算，软件上计算出的复位时间为479.5us，所以认为错误了。。。汗啊
容错一点，我把复位时间改为470us吧

roasn · 发表于 2009-12-3 12:37:24

最新发布：
上位机软件及源码V3.71，在V3.7基础上1-Wire总线解码复位时间改为至少470us，即检测到470us以上960us以下的低电平时，认为是有效复位信号

yibin_z · 发表于 2009-12-3 12:37:39

1-Wire 数据 0 大于120uS也应显示出错

Paul · 发表于 2009-12-3 12:50:52

应该是这样的,要考虑离散采样时有可能引起的时间偏差,你的I2C解码也有同样的问题会导致解码错误.
比如:

(原文件名:1.jpg)

实际上正确的是:

(原文件名:2.jpg)

roasn · 发表于 2009-12-3 12:57:16

的确，我在解码时没有加进短时间的容错检测
但是，I2C操作上，本来在SCL沿变化时进行SDA变化就是一个冒险的行为

Paul · 发表于 2009-12-3 13:07:52

但是，I2C操作上，本来在SCL沿变化时进行SDA变化就是一个冒险的行为

不是这样的,实际上没有在SCL沿变化时进行SDA变化,但采样时会引起误差,因为你很难保证采样的时刻正好能避开信号的变化沿,如果正好在变化沿采样,由于变化时间不可能为零,你可能得到错误的结果,有时会是1 ,有时为0.

我测试的I2C数据是用单片机I2C硬件模块产生的,没有办法控制SCL沿变化是否进行SDA变化,但依然出现的错误.总不能怀疑I2C硬件模块存在BUG吧.

roasn · 发表于 2009-12-3 13:13:16

这样的话，你的时序要求就没有满足保持时间t-hold或者t-setup，SDA在SCL上升沿前t-setup时间内就该稳定下来，在SCL下降沿后t-hold时间后才能变化，所以，当采样到SCL为沿变化时，SDA无论如何都不该有不稳定的现象。

Paul · 发表于 2009-12-3 13:21:25

但问题是t-hold或者t-set远小于采样时间呢,没有必要一定要把采样时间设的比t-hold或者t-set还小的吧.

roasn · 发表于 2009-12-3 14:07:49

虽然是小于，但是不能说是远小于。

你的图中，解码是在t-setup时出错。刚好手上有一份24LC64的文档，在2.5~5.5V下，Tsu=100ns，1.8~2.5V条件下，Tsu=250ns，250ns是一个很长的时间了。

这个时间跟采样时间关系不大，当采样到SCL为高电平的时候，SDA为什么还没有稳定呢？就算是采样周期为500ns，那只代表着当检测到SCL上升沿时，SCL高电平持续时间已经达到0~500ns，对吧？即使是SCL高电平刚刚持续了0ns，而按照t-setup的要求，在100ns前，SDA就该稳定下来，这时采样到的SDA应该是个稳定的信号，而不该再变化了。所以，无论采样周期是多少，在SCL为上升沿前100ns，SDA就该稳定了。

当然，还有一个可能就是分析仪内部延时导致的问题。按照datasheet，74LVC16245的延时为2.2ns，那就是说，各通道间最多相差2.2ns，相信这个值远远小于t-setup。还有就是FPGA内部的延时，逻辑的综合是按照100MHz时钟进行综合，输入信号按照5ns进行约束，如果满足了约束，那就是在5ns内，即使没有满足约束，一般都不会超过10ns，最多不会超过15ns，就要再优化了，否则程序很可能会很不稳定。就是说，分析仪内部延时最坏情况不会超过20ns（其实不会超过10ns，况且，每个通道都会有延时，再次抵消，这个延时的差值更小）。而20ns对100ns来说怎么也是在一个允许范围以内吧。

roasn · 发表于 2009-12-3 14:09:08

阿莫麻烦看一下，为什么每次我修改了楼主位的内容，标题的html语法就不生效了？

h2feo4 · 发表于 2009-12-3 14:10:27

to 【301楼】 roasn 冰封的心
我也遇到过，貌似退出重新登陆，然后再编辑就可以了

roasn · 发表于 2009-12-3 14:13:02

我试过，有时行有时不行啊。
以前重新编辑一次就可以了，再后来重新编辑几次才行，现在重新编辑好多次都不行

armok · 发表于 2009-12-3 14:15:11

【301楼】 roasn 冰封的心
阿莫麻烦看一下，为什么每次我修改了楼主位的内容，标题的html语法就不生效了？
----------------
不要在虚拟总论坛编辑。进入到分论坛再编辑试试。

roasn · 发表于 2009-12-3 14:20:04

还有这样的技巧啊，娃哈哈

seamas · 发表于 2009-12-4 23:41:52

To 【245楼】 roasn 冰封的心
最近用h2feo4的下载线仔细研究了一下XUP开源项目（http://inisyn.org/src/xup/）
发觉这个项目可以用于逻辑分析仪的FPGA程序升级，简单的说就是把CY7C68013的IO连到FPGA的JTAG口，然后下载一个特殊固件到CY7C68013中，上位机再运行一个程序把烧录文件通过USB口送给CY7C68013进行烧录。这样一来就可以抛开并口下载线和巨大无比的impact。

roasn · 发表于 2009-12-5 00:10:49

【306楼】 seamas
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期待你的成功！这将是网友们的福音啊，理论上肯定是可行的

seamas · 发表于 2009-12-5 10:52:14

【307楼】 roasn 冰封的心
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xc2c256烧写成功了，顺手还把usb blaster移植了过去。所以可行性是没有问题的，只是xup的读TDO的协议速度会比较慢（两个packet才能读一次），导致烧写时间很长，实用性还有待改善。

roasn · 发表于 2009-12-5 17:23:56

速度没关系啊，只是升级的时候才会用到，使用频率很低的

seamas · 发表于 2009-12-5 23:47:05

忽然想起FPGA应该还需要一个配置芯片，想看看逻辑分析用的是哪个型号，可是翻遍了电路图和照片愣是没找到这样一颗IC，也没有人说起每次用之前要烧一次FPGA，赶紧上xilinx网站找来datasheet，原来已经集成了FLASH，怪不得xilinx没什么兴趣玩CPLD了。
另外古老的impact8.2i居然不认识XC3S50AN的bitfile，想想那8G多的ISE10.1还是打消升级的念头。
看来这个光荣的任务也只能交给roasn了，如果有哪个环节遇到问题倒是可以一起探讨一下。

dxime · 发表于 2009-12-6 11:01:21

roasn 冰封的心能否在UART解码增加项"解码时取反向准位”以便RS232电平解码，我跟据孕龙输入改了一下，可以捕捉+12V - -12V信号，效果很好