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楼主: multijtager

multijtager(基于FPGA的多功能JTAG调试/下载接口)开源项目倡议与讨论

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出0入0汤圆

发表于 2010-5-10 15:16:42 | 显示全部楼层
【587楼】 h2feo4 无机酸

u#tra里面肯定没有SRAM…… 某公司一贯小气…… 但是J#T#race Cortex-M肯定是在FPGA上挂SDRAM了吧。
SRAM肯定得对它的总线有影响的…… 这里得加一个跳线……
SD卡那几条线引出来吧……


【588楼】 h2feo4 无机酸

布线那么紧张么?

出0入0汤圆

发表于 2010-5-10 15:21:00 | 显示全部楼层
回复【589楼】minux 啊啊?
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SRAM有一种解决方法,就是我们把SRAM改挂到nCS1如何

布线不紧张,只是排针那里正反面电气定义都是一样的,把过孔直接放进去显得清爽一些
如果为了以后考虑,可以否决,在外面放一排就是了

出0入0汤圆

发表于 2010-5-10 15:48:25 | 显示全部楼层
板机很漂亮

出0入0汤圆

发表于 2010-5-10 16:38:51 | 显示全部楼层
问题下,Config信号,除了SPI/SSC,还需要几个GPIO?
DONE/PROG/INIT之类的?

出0入0汤圆

发表于 2010-5-10 16:39:47 | 显示全部楼层
【590楼】 h2feo4 无机酸

en 那我们把nCS1接SRAM, nCS2接NAND,nCS0接FPGA,nCS3还是保留?

出0入0汤圆

发表于 2010-5-10 16:49:09 | 显示全部楼层
回复【593楼】minux 啊啊?
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同意,我调整下布线
不过这样会不会给软件造成麻烦呢

出0入0汤圆

发表于 2010-5-10 17:02:12 | 显示全部楼层
【594楼】 h2feo4 无机酸

我刚去看了下数据手册,这个分配方案不会有什么影响,反正软件里可以用define嘛。
我们把所有跟硬件相关的地址/常数/代码全部分离出来,放到单独的目录里去,每一个硬件版本都有自己的这部分程序即可。
以后我们就算换MCU都没关系。

某公司的xLink/trace就是这么做,那么多个硬件版本,其实都是一个代码树编译出来,就是改define,我还见过错误的
混入了别的产品的代码呢……

出0入0汤圆

发表于 2010-5-10 18:36:45 | 显示全部楼层
按照目前布局布线的情况,接插件电气定义大致如下:


(原文件名:20100510A.PNG)

“*”代表板子两面不同
看看有什么问题没
剩余空间还比较充足,有较大的调整空间

问一下,Config信号中,除了SPI/SSC,还需要几个GPIO?
DONE/PROG/INIT之类的?

出0入0汤圆

发表于 2010-5-10 20:31:58 | 显示全部楼层
【596楼】 h2feo4 无机酸

某U1tra的IO没办法确定更多的了…… 估计公司也没有开发完软件,所以要想兼容以后的版本,把IO尽可能引出到
接插件上吧。

FPGA配置信号,对于Altera(信号的方向是指对FPGA):
nCONFIG  输入 用来force config
nSTATUS  开漏 状态信息
CONF_DONE 开漏  配置完成
INIT_DONE 开漏 可选的

Xilinx大家都很熟悉,就不用说了吧。

如果我们确定用JTAG配置,似乎就基本都不需要,不过可以留一个INIT_DONE(Altera)/DONE(Xilinx)的上拉的GPIO
检测是否所有设备都配置完成了(注意Altera器件的INIT_DONE是要特别声明使用才有输出的,如果觉得这个可能
会出错,用CONF_DONE也可以,但是这样又不能完全把错误反映出来)。
这样一来,就最少只需要1根带上拉的GPIO来判断初始化完成(其实这个也可以不用,但是Altera我不知道能不能
根据JTAG判断是否配置正确)。

出0入0汤圆

发表于 2010-5-10 21:39:37 | 显示全部楼层
回复【597楼】minux 啊啊?
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我们是不是该考虑下,定位键如何实现?去掉四个针?
以及插反时如何避免灾难性后果?

话说,u1tra有没有用到SPI?就算用到也不会使用nPCS1-nPCS3吧

出0入0汤圆

发表于 2010-5-10 22:13:50 | 显示全部楼层
我有一个想法,专门给u1tra的FPGA板插在MCU板上面,而我们普通的FPGA板插在MCU板下面
因为有些接口(如HSMCI)是没有必要引出的,而专门为了u1tra而引出他们,占用了我们宝贵的连接器资源
所以我觉得,我们应该把这些专门为u1tra引出的脚只放在正面的连接器中,背面还按我们原计划行事?
例如,下图中HSMCI引脚只放在正面,背面放置DMA引脚、nWAIT等?

另一个,NAND的专用控制脚(NANDOE/NANDWE/NANDRDY)是不是没有必要引出?或者只在正面引出?

新的草稿:
考虑下这样的定位键行不行


(原文件名:20100510B.PNG)

出0入0汤圆

发表于 2010-5-11 11:17:22 | 显示全部楼层
我们要不要干脆做的极端一点
MCU板正面的连接器定义为“全面化接口”,引出所有引脚,但不提供全局信号/同步信号
MCU板背面的连接器定义为“功能化接口”,注重功能化,完善的全局信号/同步信号/总线/DMA握手等

当时用我们的MCU板模拟其他设备(如u1tra)时向上堆叠
当使用我们自己设计的板子时,向下堆叠

出0入0汤圆

发表于 2010-5-11 11:26:46 | 显示全部楼层
同意,我就是这样想的,这样我们调试也方便了。

出0入0汤圆

发表于 2010-5-11 11:29:49 | 显示全部楼层
回复【601楼】minux 啊啊?
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好的,那我重做一下布线方案

出0入0汤圆

发表于 2010-5-11 12:19:07 | 显示全部楼层
问一下,我们知不知道u1tra的晶振频率是多少?是不是要考虑一下保留切换外部时钟的接口?

出0入0汤圆

发表于 2010-5-11 12:29:30 | 显示全部楼层
我们考虑一下,需要在板正面引出哪些脚
PA/PB/PC 定是要有的
其他的 XIN 要有
FWUP/SHDN 也要有
还有 nRST
ADVREF/AD12VREF 是否需要?
还有其他需要的么

出0入0汤圆

发表于 2010-5-11 13:12:44 | 显示全部楼层
【603楼】 h2feo4 无机酸

肯定是12MHz,因为如果要用高速USB,那么必须是12MHz晶振……

所以XIN/XOUT之类的时钟管脚不用引出了。两个AD的Vref管脚我觉得就3.3V吧…… 当然如果有可能,加一个跳线
然后引出来也是可以的。

另外,我建议接插件正面和背面留几个上下连通的保留管脚,以防我们的FPGA和MCU连通性不够或用于调试FPGA(逻辑分析仪
只要接在上面就可以了)。

出0入0汤圆

发表于 2010-5-11 13:26:28 | 显示全部楼层
回复【605楼】minux 啊啊?
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同意

连接器中大部分引脚还是上下相通的

出0入0汤圆

发表于 2010-5-11 16:06:56 | 显示全部楼层
mark

出0入0汤圆

发表于 2010-5-11 22:20:40 | 显示全部楼层
mark

出0入0汤圆

发表于 2010-5-11 23:04:48 | 显示全部楼层
【599楼】 h2feo4 无机酸

FPGA Config那里要不要直接串成JTAG管脚?就是说直接就是4个TCK, TMS, TDO, TDI. 这样可能更明确点。
TCK是SPCK和TK, RK接在一起,TDO是RD和MISO,TDI是MOSI,TMS是TD。(这个接法大家有没有意见?)


每一个FPGA板上都参考下图进行连接:

(原文件名:JTAG_bypass.PNG)

出0入0汤圆

发表于 2010-5-12 12:19:16 | 显示全部楼层
回复【609楼】minux 啊啊?
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我觉得不应该把SPI和SSC在MCU板上直连,因为我们这个项目的定位包含但不局限于JTAGer
我们板正面的接插件定义为“全面化接口”,1对1的引出管脚,如果SPI和SSC连上,如果有某个扩展板需要独立使用SPI和SSC怎么办?
我们的MCU板应该可以作为一个通用的核心板(仅指MCU板正面)使用
或者说,我们不考虑兼容其他类似需要?

连接SPI和SSC可以放到我们的FPGA板上

至于图中的bypass方式,我同意
用什么芯片负责切换? 125?

出0入0汤圆

发表于 2010-5-13 09:20:19 | 显示全部楼层
mark

出0入0汤圆

发表于 2010-5-13 09:48:38 | 显示全部楼层
回复【609楼】minux 啊啊?
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昨天仔细思考了一下,还是把SPI和SSC直连吧,我们的思路应该不限于SAM3U上,如果用其他的MCU并没有SPI/SSC,占那么多全局信号就完全没必要了

出0入0汤圆

发表于 2010-5-13 09:59:32 | 显示全部楼层
问一下,如果 SPI/SSC 只考虑JTAG配置用,我们需要保留几个nPCS?
SSC 的 TF/RF 可以作为 GPIO 使用?

出0入0汤圆

发表于 2010-5-13 11:55:14 | 显示全部楼层
TF/RF可以作为GPIO用。要是不放心把SPI和SSC接在一起,就用电阻接吧,需要的时候还可以拆开。不必用跳线,因为现在来看U1tra似乎还没用他们。
nPCS留一个就够了吧?还没想出有什么用途…
抱歉,最近弄毕业答辩,可能回复不及时。

出0入0汤圆

发表于 2010-5-13 19:13:24 | 显示全部楼层
新的布局布线草稿


(原文件名:20100513A.PNG)

正面的Pinout很完美


(原文件名:20100513B.PNG)

出0入0汤圆

发表于 2010-5-13 19:23:25 | 显示全部楼层
防反插的定位键不知道该怎么放了

出0入0汤圆

发表于 2010-5-14 11:12:22 | 显示全部楼层
放不了就削掉算了

出0入0汤圆

发表于 2010-5-14 17:02:34 | 显示全部楼层
【615楼】 h2feo4 无机酸

很赞啊。要不我们给做成AVR的DIP封装的pinout那样,反插不会有影响?把电源、地改改弄成对称的?
然后想办法找一个地方加个办法检测正确插入或者干脆就让用户处理?

出0入0汤圆

发表于 2010-5-14 17:40:18 | 显示全部楼层
回复【618楼】minux 啊啊?
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目前电源和地就是对称的,之前已经考虑过了
麻烦的是5V电源不好做成对称的,如果拉一条粗线从一头到另一头,很占布线空间
从电源层中走也比较困难,相当于把电源层切成两半了

出0入0汤圆

发表于 2010-5-14 19:28:54 | 显示全部楼层
我给电源预留的面积大概13mm*30mm,两面都空闲,有必要的话,长宽还可以再增加5mm左右
高度允许正面不超过5.5mm,背面不超过2mm
考虑一下能装下什么电源方案

出0入0汤圆

发表于 2010-5-14 22:20:08 | 显示全部楼层
【619楼】 h2feo4 无机酸

给其他级的5V电源要不单独加一个2A自恢复保险? 然后对称的地方我们特别注明,应当放置可以承受5V输入的管脚(最好是有Ioff的芯片)。
同时禁止在那里放置GND,这样如何?


【620楼】 h2feo4 无机酸

这么大的空间,我看什么电源方案都放得下…… 上一个LM1117的封装,然后我们选一个DC-DC,大家可以根据需要选择一个焊接?

出0入0汤圆

发表于 2010-5-15 11:02:52 | 显示全部楼层
回复【621楼】minux 啊啊?
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5V问题,要不要我们单独加一个控制脚,用个MOS管控制5V通断?
当控制脚为低电平时向外输出5V,要求对称位置的控制脚必须悬空,或与5V相连(且两面不通)

电源空间是够大了,LDO + DC/DC 方案我同意,考虑下具体选型

出0入0汤圆

发表于 2010-5-15 14:26:24 | 显示全部楼层
关于晶振的选型

12MHz 主时钟采用7mm*5mm有源晶振
类似这个样子 http://www.mailshop.cn/product_big_image.jsp?product_id=5405

32.768KHz RTC时钟
类似这个样子 http://www.mailshop.cn/product_big_image.jsp?product_id=4789

如何?

出0入0汤圆

发表于 2010-5-15 16:30:59 | 显示全部楼层
【623楼】 h2feo4 无机酸

有一点,u1tra用的是晶体,非有源晶振,如果我们用有源晶振的话,估计这里会有点不兼
容(CKGR_MOR寄存器的值是0x1374001)。
用7mm*5mm的封装我没意见,不过不知道这个封装的晶体能不能买到……我看一个厂商的手册
上是有这个封装的晶体的,但是不知道买得到不……
RTC时钟用那个没问题,为方便焊接的话,焊盘稍微留大?

出0入0汤圆

发表于 2010-5-15 16:34:47 | 显示全部楼层
【622楼】 h2feo4 无机酸

恩,我们有没有剩下AD输入管脚,稍微留一个测量下5V的电流,我去看看u1tra用的是哪路AD吧,
跟他统一,然后5V的MOS管控制也用它的那个KS控制管脚?省事儿了,不然我们做FPGA板会有些
难度(除非完全不用5V)……

DC-DC你那里有什么库存没?我这里只有封装很大的LM2576之类…… 如果你也没有库存,我们就
选一个好买的常用的封装够小,电流能到1A左右的就行了,电感1uH 2A的电流应该能买到高度
5mm以内的。

出0入0汤圆

发表于 2010-5-15 16:51:40 | 显示全部楼层
回复【624楼】minux 啊啊?
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晶振尺寸我可以保证7mm*5mm、5mm*3.2mm、3.2mm*2.5mm这三种尺寸的有源晶振都是很容易买到的
我找找看同封装的无源晶振Pinout啥样,能不能兼容
不过我觉得,有源晶振基本上是无敌的,无论你时钟设成什么模式,只要信号是从XIN脚进去的,能用肯定没问题,最多就是EMI大小,功耗大小的细微区别了吧

回复【625楼】minux 啊啊?
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我们目前剩下的AD脚有:
AD12B1、AD12B2、AD12B3、(AD12B5 如果不使用nCS2的话)、(AD12B6 如果不使用nCS3的话)、(AD12B7 如果不使用nWAIT的话)、AD0、AD4、AD5、AD6、AD7
测量5V电流用什么样的电路结构呢?
DC-DC很不巧我的库存里也只有LM2576

出0入0汤圆

发表于 2010-5-15 17:05:33 | 显示全部楼层
【626楼】 h2feo4 无机酸

这个我不知道SAM3U的振荡器是怎么实现的,反正用有源晶振时候要设置一个Bypass位,用无源晶体的时候要设置使能位。
这个问题我问问别人看看有没有知道的吧。dr2001是不是知道,可以先问问他。我手头还没有18.432MHz的有源晶振,不然
我就能试试其他的Atmel ARM芯片了,估计AT91系列里面任何一个可以,那就可以了。毕竟是个较大的决定,还是慎重一下吧。

测量电流的结构你可以参考论坛里的J*link的外部5V供电控制那部分电路(串进去小电阻测压降),如果可行,那个MOS管
最好是增加一个跳线可以强制开启。它的控制管脚由于很重要,尽可能不要冲突我们已知的u1tra使用的GPIO。

后来我一想,似乎也不能跟u1tra用一样的AD通道,因为毕竟含义不同。精度也不需要太高,10位够了,AD4-7既然我们不准备
上MMC卡了,那么任选2个都可以了(由于我们不能用差分通道,所以还得同时测电阻两端的电压)。

出0入0汤圆

发表于 2010-5-15 17:12:38 | 显示全部楼层
回复【627楼】minux 啊啊?
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以我的理解,使用有源晶振时,设置Bypass位只是用来关闭XOUT输出,以降低功耗和EMI
我看看如果封装不能兼容的话,我在板子背面放有源,正面放无源就好了

J1ink的电路我去找找看

MMC我还是准备上,但这并不妨碍我们将这些管脚挪作它用,用0欧电阻选择就好了
(8bit的MMC卡槽很难买的,我估计不会有几个人用),但PCB封装会保留对8bit的兼容

出0入0汤圆

发表于 2010-5-15 17:40:36 | 显示全部楼层
【628楼】 h2feo4 无机酸

en 我也是这么认为的。不过为啥一定要有源的呢?
我查了一个公司的手册,管脚顺序倒是兼容,1,3输出,其中3接XIN,2,4是电源;封装
由于外形大小固定,我们把四个象限都做得大一点倒是可以。不过我怀疑X75的晶体不好
买…… 当然我也没问过…… 那么小的封装我只问过有源晶振……
哦 对了 有源晶振后面接晶体的负载电容会不会负载太大了?我看那个厂商的有源晶振
的负载最大做到50pF(参见下面的手册,最小是15pF,那不够的,XIN的输入电容是9.5pF typ).

MMC卡和AD的问题就这么定吧,我没意见。

以下是数据手册:
点击此处下载 ourdev_554487.pdf(文件大小:221K) (原文件名:X75F.pdf)
点击此处下载 ourdev_554488.pdf(文件大小:188K) (原文件名:XO75.pdf)

出0入0汤圆

发表于 2010-5-15 17:50:10 | 显示全部楼层
回复【629楼】minux 啊啊?
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仔细看了下,有源和无源封装是兼容的
Pin1 - XOUT
Pin2 - GND
Pin3 - XIN
Pin4 - VCC
(以上引脚编号按有源晶振编号方法)
到时候可以选择焊哪种上去
焊有源晶振的时候不焊负载电容就是了
7050尺寸无源晶振taobao上大把,买到应该是没问题的
焊盘倒是可以做大点,保证7050、6035、5032、3225通吃

有源晶振的优势,不会因为软件设置错误而导致时钟失效

出0入0汤圆

发表于 2010-5-15 18:08:41 | 显示全部楼层
【630楼】 h2feo4 无机酸

OK,就这样吧。不过我们的软件似乎得想个办法检测下是哪种接法…… 不然我们又得针对这个再多发布很多种
二进制文件……
看了下手册中关于Clock Failure Detect的部分,似乎是有办法检测的,写程序的时候得注意下。

出0入0汤圆

发表于 2010-5-15 18:10:57 | 显示全部楼层
【630楼】 h2feo4 无机酸

SAM3U的时钟设置寄存器是有key保护的…… 估计软件错误造成误设置的概率还是非常小的……
就这样吧,既然封装兼容,没啥争议了,都上吧。
电路图上麻烦表明下如果上有源晶振需要去掉负载电容的事情。

出0入0汤圆

发表于 2010-5-15 19:08:27 | 显示全部楼层
问一下,VBG脚是干什么用的,怎么接?

出0入0汤圆

发表于 2010-5-15 20:22:54 | 显示全部楼层
【633楼】 h2feo4 无机酸

USB的参考电阻。6k8 1% 电阻并联10pF,接在VBG和GND之间。
USB部分电路参考数据手册39.3一节。我检查过,应该没有问题的。

出0入0汤圆

发表于 2010-5-15 20:57:07 | 显示全部楼层
确定一下退耦电容的方案?
我的构思:
电源入口(包括5V和3.3V)处放置钽电容
其余每个电源管脚处各放置0603陶瓷电容一只

VDDUTMI 和 VDDANA 加串个磁珠?

出0入0汤圆

发表于 2010-5-15 21:10:13 | 显示全部楼层
【635楼】 h2feo4 无机酸

恩。两个ADVREF也滤波下吧。
另外,USB标准规定了瞬间可以吸取的电流,所以USB口的VBUS可以接的最大滤波电容是10uF.

出0入0汤圆

发表于 2010-5-15 21:13:57 | 显示全部楼层
回复【636楼】minux 啊啊?
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好的
磁珠采用多大的封装?

我打算在VBUS进线也串个磁珠
这样VBUS上就串有磁珠、肖特基管、自恢复保险(甚至还有个NMOS管)
串了这么多以后,肯定不会有高的峰值电流,所以我觉得即使电容大点也无所谓

这样吧,放 B TYPE (3528)钽电容的封装,至于焊 10u/22u/47u 以后再说

出0入0汤圆

发表于 2010-5-15 21:29:30 | 显示全部楼层
磁珠至少0805吧,如果有地方,再大点也无妨。

出0入0汤圆

发表于 2010-5-15 21:38:28 | 显示全部楼层
回复【638楼】dr2001
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那就先按1206排吧,放不下的话就压缩至0805

出0入0汤圆

发表于 2010-5-15 21:47:51 | 显示全部楼层
滤波的具体结构怎么做
参考SAM3U-EK的图,貌似体积很大……

(原文件名:20100515A.PNG)

SAM3U-EK好像没对VREF滤波啊……

(原文件名:20100515B.PNG)

出0入0汤圆

发表于 2010-5-15 21:48:09 | 显示全部楼层
支持。

另,http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=4029454&bbs_page_no=1&bbs_id=9999
中简单讨论了XIN接晶振,但是内部设置为晶体的问题。
我认为可能会有损害,但没有实际测试证明。软件上,通过适当的代码流程,能够解决这个问题。

出0入0汤圆

发表于 2010-5-15 22:10:13 | 显示全部楼层
【641楼】 dr2001

恩,我前面也说了,我们可以先按照有源晶振进行Clock Failure检测,如果没有再尝试开启振荡器。
但是,如果在没装晶体的时候开启了振荡器,兼容u1tra确实是比较难…… 除非我们在bootloader上
下手脚,把那个配置字给改了。
所以依我看还是用晶体吧。

出0入0汤圆

发表于 2010-5-15 22:13:47 | 显示全部楼层
回复【642楼】minux 啊啊?
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我们还是优先考虑装无源晶振,但保留直接替换为有源晶振的空间,这样就OK了
在编写软件时还是把有源晶振照顾进去

出0入0汤圆

发表于 2010-5-15 22:30:07 | 显示全部楼层
【643楼】 h2feo4 无机酸

是,按照我们上面的决议处理即可。

【640楼】 h2feo4 无机酸

ADVREF由于所用电流很小,在离引脚很近的地方加一个电容稍微滤波下即可(或者说是旁路,把相邻管脚和ref管脚之间的分布电容耦合
过来的高频数字噪声直接以低阻通道旁路到地)。不用加电感,串个小电阻倒是可以,不过我觉得没必要。

有一个问题,开不开单独的AGND?

UTMI那里,SAM3U-EK真是下了血本……
参考数据手册Table 43-13. Master Clock (MCK) variation with PLLA,96MHz主频的时候总3.3V电源电流才48mA,电容部分我们可以
先保守一点那样设计,电感部分上一个1210的磁珠如何?焊接的时候我们只上电感和0.1uF电容,如果没什么问题,下一版就省下点……

出0入0汤圆

发表于 2010-5-15 22:35:40 | 显示全部楼层
看了一下Atmel的文档:SAM3U Microcontroller Series Schematic Check List,h2feo4你也按照这个检查吧。

其中VDDUTMI和VDDANA都建议:
Decoupling/Filtering RLC circuit (1R resistor and 4.7µF capacitor in parallel with a 100nF capacitor, 10 µH inductor)

但是底下的脚注说:
The filtering RLC circuit is given as an example. Depending on the application the user may only need a 100 nF decoupling
capacitor.

我们看PCB空余空间情况上吧,尽可能留下位置吧。

出0入0汤圆

发表于 2010-5-16 09:17:27 | 显示全部楼层
4.7uF的电容至少也要0805封装
磁珠考虑首选1206,次选0805
电阻和1uF以下的电容采用0603封装
东西真够多的,这下MCU背面可热闹了
还好我地方留的充足

AGND是个问题
搞一小块没问题,大了受不了

出0入0汤圆

发表于 2010-5-17 10:00:08 | 显示全部楼层
mark

出0入0汤圆

发表于 2010-5-17 13:37:39 | 显示全部楼层
MCU 附近无源器件布局图

(原文件名:20100517A.PNG)


(原文件名:20100517B.PNG)

为了美观,10uH电感、1欧电阻、4.7uF电容都使用了0805封装
相邻两个电感是不是不能靠得太近?要留多少距离啊

出0入0汤圆

发表于 2010-5-17 18:31:10 | 显示全部楼层
h2feo4 无机酸
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强人啊,期待ing

出0入0汤圆

发表于 2010-5-18 17:16:43 | 显示全部楼层
【649楼】 h2feo4 无机酸

很好。我觉得电感的间距可以稍微再大点。另外,晶振的负载电容离芯片有点近,再挪远点或者分开放?

出0入0汤圆

发表于 2010-5-18 18:54:18 | 显示全部楼层
我们的四层板采用何种工艺?
我想知道每层的厚度是多少,控制下USB线的阻抗

出0入0汤圆

发表于 2010-5-18 19:31:42 | 显示全部楼层
【652楼】 h2feo4 无机酸

我这边的板子不用控制阻抗,你定吧(别太苛刻即可)。

出0入0汤圆

发表于 2010-5-18 19:38:10 | 显示全部楼层
回复【652楼】h2feo4  无机酸
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层厚需要和生产商接洽,还有介电常数,绿油厚度,介电常数,指不定多少呢。

出0入0汤圆

发表于 2010-5-18 19:39:38 | 显示全部楼层
回复【653楼】minux 啊啊?
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我只是说画板时把阻抗考虑进去,不必要求板厂控制阻抗
咱们板子上需要考虑阻抗的貌似只有HS-USB了
我算了下,按目前的布线,层厚在0.2mm - 0.4mm的话,介电常数在4.2 - 4.8之间,阻抗都在比较合适的范围内

出0入0汤圆

发表于 2010-5-18 19:45:58 | 显示全部楼层
ding

出0入0汤圆

发表于 2010-5-18 19:47:58 | 显示全部楼层
【655楼】 h2feo4 无机酸

恩,这样就好了,你可以选一个最佳的层厚,做板的时候我跟他们说尽可能保证吧。

那几对可能走差分信号的全局时钟现在是怎么接的?我们加一个50MHz(其他频率也可)的有源晶振在MCU板上?

出0入0汤圆

发表于 2010-5-18 19:57:23 | 显示全部楼层
回复【657楼】minux 啊啊?
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最佳层厚(表层到次表层)大概0.27mm(按照平均的板材性能估算),如果按阻抗控制精度15%算,可接受的范围0.15mm-0.5mm

全局时钟只是预留了若干排针,有什么方案?

有源晶振是没法直接输出差分时钟的吧?

出0入0汤圆

发表于 2010-5-18 23:16:51 | 显示全部楼层
mark

出0入0汤圆

发表于 2010-5-19 14:06:02 | 显示全部楼层
不能输出差分时钟的

出0入0汤圆

发表于 2010-5-19 16:53:33 | 显示全部楼层
【658楼】 h2feo4 无机酸

主要是我们得看看是否需要在MCU板上给出一个全局时钟。频率50MHz可否?或者是让SAM3U输出一个时钟,
经过缓冲器然后输出到全局时钟(好处是外部可以和MCU同步)。

晶振是不能输出差分时钟的,可以加芯片;不过我们需不需要差分时钟呢?

出0入0汤圆

发表于 2010-5-19 17:37:28 | 显示全部楼层
回复【661楼】minux 啊啊?
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50MHz频率没意见,不过SAM3U有输出这么高频率的能力么
差分时钟用什么标准?LVDS?貌似LVDS只能点对点传输,我们还需要在每块板子上都装时钟管理器?
还有,时钟线怎么折返呢?

如果不做差分,倒是省事点
先论证一下全局时钟可能的用途和用法吧

出0入0汤圆

发表于 2010-5-19 19:35:10 | 显示全部楼层
【662楼】 h2feo4 无机酸

如果不是差分时钟,就别那么高的频率了吧……
SAM3U不能输出那么高的频率…… 几个PCK管脚可以输出的最高频率只有35MHz。

对了,我们确实可以在全局时钟留一路经过缓冲的PCK信号(如果有可能的话)。

至于全局时钟的用途,我们的FPGA板肯定得需要时钟输入,但是我们得决定时钟源是每个板子自带
还是MCU统一提供一个?后来我想频率其实不重要,反正FPGA都有PLL。

恩,差分的话,似乎都是点到点的,那看来就只能是3.3V LVCMOS/LVTTL电平的时钟信号了,在有源
晶振或者PCK输出后面接缓冲器。

缓冲器用什么比较好?不过这个取决于频率,而且理论上应该是用CY2305之类的芯片的……

出0入0汤圆

发表于 2010-5-19 20:12:09 | 显示全部楼层
回复【663楼】minux 啊啊?
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貌似我们所有的PCK引脚都被占用了,唯一一个可能能用的是RXD1(PCK0)

差分信号也不是不能用,每块板子上都装buffer就是了,不过成本貌似很高

出0入0汤圆

发表于 2010-5-19 20:27:23 | 显示全部楼层
支持

出0入0汤圆

发表于 2010-5-19 22:02:43 | 显示全部楼层
【664楼】 h2feo4 无机酸

要是PCK都占用了就算了吧,差分时钟成本太高,那就只提供一路单端的时钟吧。

缓冲器用什么?给一个什么频率?频率可以稍微低一点了,我觉得50MHz可能过高了。FPGA里面要高频率就PLL倍频吧。
但是缓冲器还是非常重要的必须得加。

ps: U1tra的FPGA时钟输入应该是50.0MHz有源晶振。

出0入0汤圆

发表于 2010-5-20 10:37:46 | 显示全部楼层
支持一下

出0入0汤圆

发表于 2010-5-20 18:19:01 | 显示全部楼层
进展如何?

出0入0汤圆

发表于 2010-5-20 18:22:06 | 显示全部楼层
回复【668楼】luy3728000
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正在画板,还有电源部分、全局信号、调试接口待定

出0入0汤圆

发表于 2010-5-21 14:10:21 | 显示全部楼层
支持.

出0入0汤圆

发表于 2010-5-21 22:27:10 | 显示全部楼层
目前进度:主体上差不多了

(原文件名:20100521A.PNG)


(原文件名:20100521B.PNG)


(原文件名:20100521C.PNG)

出0入0汤圆

发表于 2010-5-21 23:10:57 | 显示全部楼层
直角布线会不会出问题啊?

出0入0汤圆

发表于 2010-5-22 09:41:06 | 显示全部楼层
回复【672楼】kk2614755
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这个只是布线草稿,最后会修正拐角

出0入0汤圆

发表于 2010-5-22 15:19:50 | 显示全部楼层
目前的Pinout
都是从正面看下去
第一张是正面的定义
第二张是背面的定义

(原文件名:20100522A.PNG)


(原文件名:20100522B.PNG)

出0入0汤圆

发表于 2010-5-22 15:30:14 | 显示全部楼层
我们目前待确定的问题:

1、电源方案
用什么DC/DC
如何切换
如何做反插保护
是否检测电压、电流等
是否使用SHDN
……

2、调试接口
我选的是2.0mm pitch 10*2排针
目前预留的信号有(VCC33、GND、TDI、TDO、TCK、TMS、JTAGSEL、ERASE、TST、nRST、nRSTB、SHDN、FWUP、UTXD、URXD、TXD0、RXD0)
是否需要增加或删除某些信号?
是否需要板载MAX3232?
是否需要添加ESD保护器件?

3、VDDBU上串的二极管选型

4、POWER LED上串的MOS管选型

5、LED、SD插入检测/写保护、DMA信号、USB插入检测等,确定使用哪个GPIO

出0入0汤圆

发表于 2010-5-22 17:44:51 | 显示全部楼层
【675楼】 h2feo4 无机酸

调试口上似乎不用留JTAGSEL,我们需要对SAM3U进行边界扫描么?如果肯定不需要,那么就不用接出来。
TST似乎也不用接出来,ERASE能不能在板子上家一个跳线来控制接高,不用引出来吧?


板载一个MAX3232吧?但是同时接出RS232电平和TTL电平的(两个)串口。

VDDBU电流肯定特别小,用个1N4148都可以了吧?

POWER LED上的MOS用我电路图上的那个可以不?IR的MOS管同样封装的MOS管是不是管脚排列兼容?

最后一个问题确实比较难弄…… 首先避开U1tra的IO分配吧。然后考虑下排针上的同类信号在一起和布线确定
具体的GPIO?

出0入0汤圆

发表于 2010-5-22 17:52:07 | 显示全部楼层
回复【676楼】minux 啊啊?
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1N4148 会不会压降太大了?

出0入0汤圆

发表于 2010-5-22 17:57:03 | 显示全部楼层
【677楼】 h2feo4 无机酸

没事儿吧,VDDBU可以低到1.8V呢…… 我们用3V的电池吧?

出0入0汤圆

发表于 2010-5-22 18:00:02 | 显示全部楼层
回复【678楼】minux 啊啊?
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好吧,用什么封装的4148?0805?
我放的是CR1220电池座

出0入0汤圆

发表于 2010-5-22 18:13:37 | 显示全部楼层
SMA的二极管吧,应该很好找。反正BU也不是必须的……

出0入0汤圆

发表于 2010-5-22 18:18:23 | 显示全部楼层
回复【680楼】dr2001
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SMA体积够大的,我看看装得下不
装得下就放SMA,装不下就放0805好了

出0入0汤圆

发表于 2010-5-22 18:53:29 | 显示全部楼层
【680楼】 dr2001

VDDBU可不是非必须的…… 不但必须有,而且还必须“VDDBU must be supplied before or at he same time as VDDIO and VDDCORE”


【681楼】 h2feo4 无机酸

1N4148也有那种柱形的贴片封装,估计0805勉强可以放下吧?

出0入0汤圆

发表于 2010-5-22 18:58:57 | 显示全部楼层
回复【682楼】minux 啊啊?
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那种圆柱玻封4148是1206的
0805焊盘恐怕比较吃力

我看空间吧,放尽可能大的焊盘

出0入0汤圆

发表于 2010-5-22 19:05:28 | 显示全部楼层
感觉这板子还可以再小点

出0入0汤圆

发表于 2010-5-22 19:05:49 | 显示全部楼层
电源方案一直没有进展……

出0入0汤圆

发表于 2010-5-22 19:07:17 | 显示全部楼层
回复【684楼】langley
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要考虑未来的扩展性
包括与这块板子相邻的其他板是否有足够的空间
例如FPGA板上装个PQ240的FPGA,再来两块RAM,就很拥挤了

嫌大以后可以考虑出mini版

出0入0汤圆

发表于 2010-5-22 19:37:01 | 显示全部楼层
【685楼】 h2feo4 无机酸

我们的DC-DC需要满足什么需求:
(1) 最大输出电流在1A左右,输出电压3.3V (不需要可调)
(2) 整体高度<5mm
(3) 整体成本低,采购容易

前两条都容易满足,就是这最后一条确实是不好弄……


【686楼】 h2feo4 无机酸

re 软硬件都成熟了之后,以后可以考虑弄一个MCU+FPGA的超小型的版本。MCU也可以考虑用SAM3U4C了或者更小的了。

出0入0汤圆

发表于 2010-5-22 19:41:10 | 显示全部楼层
高度可以放宽至5.5mm
成本和采购可以放宽一点
留出扩展焊盘,以后有必要的话可以焊块子板上去

我想象中的mini版,其实是电气性能完全一样,只不过改用1.27mm排针,所有器件全改BGA封装……

出0入0汤圆

发表于 2010-5-23 22:36:17 | 显示全部楼层
目前状况:
主体工程完工,准备收尾

下一步:
校正封装,添加EMI/ESD保护器件、退耦电容、0欧电阻

等待:
电源方案


(原文件名:20100523A.PNG)


(原文件名:20100523B.PNG)


(原文件名:20100523C.PNG)
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