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发表于 2010-6-17 16:59:00
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【30楼】 chcih
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如果我做,我也会考虑AD时钟固定,对于低频率,或者过采样滤波,或者抛弃部分点的方式来处理,
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Re: 的确是用的这种方法,AD时钟是固定的, 但对不同时基,我抛弃了一些点,所以等效为AD的采样率是变化的, 可能我在上面表达有些问题,造成大家误解了
500M 8bit,要求时钟抖动小于0.1PS ,否则根本达不到这么8个有效位
0.1PS对时钟系统来说都是一个很高的考验。
欢迎指正
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Re: 时钟抖动对ADC的性能影响很大,这个是对的。但是楼上的说法也是有误的,8bit ADC的理论SNR最高位6.02*8+1.73 = 49.9,
而时钟抖动与SNR的关系为 SNR = 20log10(1/(2*pi*fin*tj)), 其中pi=3.14, fin是输入信号的频率,tj是clock RMS jitter,可以看出其实SNR不光是跟jitter有关,还跟你输入测试信号频率有关,很简单的道理,jitter对SNR的影响是由于理论采样点和实际采样点的偏差引起的的,输入信号频率越低,信号的变化越慢,这个误差对SNR的影响越小。 显然你离开输入信号频率直接讨论等效位数是不合适的,因此假定我的输入信号时100M,这个假定已经很严格了,因为我的标称带宽也就100M,计算出需要达到的8bit等效位数需要的最大jitter是5ps,就算我的输入频率是500MHz,jitter也就是最大不能超过1ps。 所以我想问下楼上的,你的0.1ps是怎么计算输出来的,还是说你是想当然说的。 另外0.1ps RMS抖动时钟在系统级很难做到,的确是这样,不知道楼上这位兄台有没有见过0.1ps的系统,我真想学习学习。
其次,示波器标称8bit,通常就是指其垂直分辨率是8bit,而不是说SNR能达到8bit的标准。举个例,泰克曾经为了做一个几十G采样率的示波器(注意是不是取样示波器),拼接了几十颗高速的ADC,最后测下来等效的位数只有4位多, 那你能说他是在指标里标4位吗?
其实在做超高速采样系统中,ADC的clock jitter对系统性能是用很大影响,但通常会采用一些措施来改善他,比如加大时钟输入摆幅等。 另一方面,对ADC性能影响更大的是你在做ADC拼接时,不同clock之间的相位差引起的,这个相位差通常是由延时线等实现,这个的差别很难做到几个ps以下,想象一下,1英寸长PCB走线的延时大约为150ps, 10ps的延时线长才1.69mm,那么能精确做到10ps以下的延时就很难了。
我们再来看看国产的这几家的示波器,他们的时钟是怎么产生的,在单颗ADC频率低于250M情况下,时钟都是用FPGA产生的,我还没看到专门用时钟芯片产生的,甚至用一颗时钟分配芯片都没有,可想其性能
如果我上面有说错的,大家可以拍砖。
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非常感谢你这么长的回复,在论坛的技术人员里很少有人有这么长的回复,再次感谢你的尊重
1:0.1PS我的算法跟你的一模一样,也是通过SNR=20log10(1/(2*pi*fin*tj))计算的, 其中fin=500M SNR=50(严格SNR=8*6.02+1.76=49.92,我就约等于50了)
20log10(1/(2*3.14*500*(10的6次方)*tj))=50
计算结果tj=0.1X10(-12次方) ,就是0.1PS
2:0.1PS的东西是非常的难,不过IDT我记得有FS级的时钟,(这个具体需要考察实际,未必正确)
3:兄台你设计的DSO ,时钟的抖动多少?,500M给FPGA,FPGA分频给AD ? |
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