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module decoder38_1( //使用位移操作
input [2:0]a,
output [7:0]y
);
assign y=1<<a;
endmodule
module decoder38_2( //使用CASE 语句
input [2:0]a,
output [7:0]y
);
reg [7:0]y;
always @*
case (a[2:0])
0:y<=8'b0000_0001;
1:y<=8'b0000_0010;
2:y<=8'b0000_0100;
3:y<=8'b0000_1000;
4:y<=8'b0001_0000;
5:y<=8'b0010_0000;
6:y<=8'b0100_0000;
7:y<=8'b1000_0000;
endcase
endmodule
module decoder38_3( //使用if
input [2:0]a,
output [7:0]y
);
reg [7:0]y;
always @*
if (a==0)y<='h01;else
if (a==1)y<='h02;else
if (a==2)y<='h04;else
if (a==3)y<='h08;else
if (a==4)y<='h10;else
if (a==5)y<='h20;else
if (a==6)y<='h40;else
if (a==7)y<='h80;else
y<='hx;
endmodule
module decoder38_4( //使用assign
input [2:0]a,
output [7:0]y
);
assign y[0] = a==0 ;
assign y[1] = a==1 ;
assign y[2] = a==2 ;
assign y[3] = a==3 ;
assign y[4] = a==4 ;
assign y[5] = a==5 ;
assign y[6] = a==6 ;
assign y[7] = a==7 ;
endmodule
module decoder38_5( //使用位逻辑运算
input [2:0]a,
output [7:0]y
);
assign y[0] = ~a[2] & ~a[1] & ~a[0] ;//3'b000
assign y[1] = ~a[2] & ~a[1] & a[0] ;//3'b001
assign y[2] = ~a[2] & a[1] & ~a[0] ;//3'b010
assign y[3] = ~a[2] & a[1] & a[0] ;//3'b011
assign y[4] = a[2] & ~a[1] & ~a[0] ;//3'b100
assign y[5] = a[2] & ~a[1] & a[0] ;//3'b101
assign y[6] = a[2] & a[1] & ~a[0] ;//3'b110
assign y[7] = a[2] & a[1] & a[0] ;//3'b111
endmodule
module decoder38_6(//使用?:表达式
input [2:0]a,
output [7:0]y
);
assign y = (a==0)?'h01:
(a==1)?'h02:
(a==2)?'h04:
(a==3)?'h08:
(a==4)?'h10:
(a==5)?'h20:
(a==6)?'h40:
(a==7)?'h80:
'hx;
endmodule
module decoder38_7(//使用循环
input [2:0]a,
output [7:0]y
);
reg [7:0]y;
integer i ;//or reg [3:0]i ;
always @*
for(i=0;i<=7;i=1+i)
if(a==i)y=1;else y=0;
endmodule
module decoder38_8( //使用 function 调用
input [2:0]a,
output [7:0]y
);
function [7:0]do_dec38;
input [2:0]din;
do_dec38 = 1<<din;
endfunction
assign y=do_dec38(a);
endmodule
module decoder38_9( //使用task 调用，此处可以综合
input [2:0]a,
output [7:0]y
);
reg [7:0]y ;
task do_dec38;
input [2:0]din;
y = 1<<din;
endtask
always @*
do_dec38(a);
endmodule
module decoder38_10( //例化模块实现。
input [2:0]a,
output [7:0]y
);
and3 y0_logic (.a0(~a[0]),.a1(~a[1]),.a2(~a[2]),.b(y[0]));
and3 y1_logic (.a0(~a[0]),.a1(~a[1]),.a2(a[2]),.b(y[1]));
and3 y2_logic (.a0(~a[0]),.a1(a[1]),.a2(~a[2]),.b(y[2]));
and3 y3_logic (.a0(~a[0]),.a1(a[1]),.a2(a[2]),.b(y[3]));
and3 y4_logic (.a0(a[0]),.a1(~a[1]),.a2(~a[2]),.b(y[4]));
and3 y5_logic (.a0(a[0]),.a1(~a[1]),.a2(a[2]),.b(y[5]));
and3 y6_logic (.a0(a[0]),.a1(a[1]),.a2(~a[2]),.b(y[6]));
and3 y7_logic (.a0(a[0]),.a1(a[1]),.a2(a[2]),.b(y[7]));
endmodule
module and3( //被例化模块：三输入与门
input a0,a1,a2,
output b
);
assign b = a0 & a1 & a2;
endmodule
1，以上所有模块都是综合并在硬件实现，并且实现功能以及逻辑资源占用量完全等效。
2，以上10个例子是比较典型的一题多解的例子，在设计中经常做这样的尝试能加深基础知识，也使思路更开阔，以及一种熟练驾驭语言的控制感。
3，decoder38_9 这个模块使用的是任务方式实现（task），是一个任务可以被综合的典型例子。
4，decoder38_8 使用了函数(fuction)。实际上所有用函数(function)能实现的功能都可以用assign来实现，因为硬件本质一样：都是门电路，不带有reg以及latch。
5，decoder38_10 和decoder38_8 书面上有点相似，但是decoder38_10共注重的是硬件的连接，表现为几个模块连接在一起组成一个新的模块。
6，对于电平敏感信号，提倡用always @* 写法，意思是包含了所有引起下述进程发生动作的敏感电平信号(注意非边缘信号)。
7，decoder38_7中使用循环了for，仅仅是告诉编译器进行怎样的处理，是一种类似脚本语言的特性。
8，decoder38_5和decoder38_10的描述方法更偏向硬件，是一种门级描述方法。
9,表达常量有2，10，16进值的形式(8进值就不要用了)，要灵活选用。如decoder38_4采用10进值，decoder38_3采用16进值，decoder38_2采用2进值。
10，10中表达出一个结果，也说明了HDL描述语言不同于C之类的串行语言，如果C语言逐行扫描编译得到的汇编结果肯定是不一样，更不说2进值机器代码。Hardware Describe Language.确实是描述硬件的，告诉编译工具以及综合工具你要做什么，可以有不同的方法让它知道你要多什么。
刚看到发错地方了，能不能麻烦管理员移动到CPLD/FPGA分论坛。 |
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发表于 2011-7-5 09:49:32
