无源晶振接CPLD IO产生CLK （原创）简略而不简单的思路求酷

wangguanfu · 发表于 2012-4-18 19:50:02

本帖最后由 wangguanfu 于 2012-4-19 09:20 编辑

无源晶振直接接CPLD IO产生CLK （原创）简略而不简单的思路

第一省钱一个有源晶振不便宜少说也要2块多RMB，
第二省电一个有源晶至少要用掉6个毫瓦（有的高达几十毫瓦）
需要注意的是SO脚必须接一个几十欧姆左右的电阻再接无源晶振
直接上图
A CPLD里面的逻辑和外部的电路

B SI脚波形

C SO脚波形

D CLKOUT脚波形

wangguanfu · 发表于 2012-4-18 19:51:37

本帖最后由 wangguanfu 于 2012-4-18 19:53 编辑

再来实际电路的两个图片

womenhome · 发表于 2012-4-18 19:54:02

估计可以吧

YaphetS · 发表于 2012-4-18 19:58:58

顶王老板

jlhgold · 发表于 2012-4-18 20:01:42

你用的什么CPLD？不会是EPM3XXX或者7XXX的吧？还有就是无源晶体频率不会太高的标的很高的那种貌似因为基频的原因也无法实际达到标的值不过LZ的方法不错

wangguanfu · 发表于 2012-4-18 20:16:35

就是是EPM3XXX，对成本相当敏感，
前段时间还在找3RMB以下的CPLD 现在看来没指望了
还有系统里面需要一个CLK ，这样搞，用5块的EPM3032，可间接省掉至少1RMB啦

shangxf · 发表于 2012-4-18 20:16:39

不错不知最高频率能到多少

wangguanfu · 发表于 2012-4-18 20:18:48

shangxf 发表于 2012-4-18 20:16
不错不知最高频率能到多少

理论上只要是基频的晶体都可以吧 CPLD饿逻辑门速度可是很快的

Halley · 发表于 2012-4-18 20:23:53

思路好啊学习了

lkl10800139 · 发表于 2012-4-18 20:23:59

本帖最后由 lkl10800139 于 2012-4-18 20:27 编辑

我用的是EPM240GT100I5.王哥是无源晶振接法跟下图一样吗？

wangguanfu · 发表于 2012-4-18 20:29:09

本帖最后由 wangguanfu 于 2012-4-18 20:30 编辑

lkl10800139 发表于 2012-4-18 20:23
我用的是EPM240GT100I5.

假如普通继电器的输入阻抗够高，晶体的基频比继电器的速度还要慢的多多，怕是接继电器也可以啊哈哈玩笑了
所以 EPM240也同样可以的，不过你那个10M的电阻得换成1M的，SO要接个几十来欧姆的电阻

shangdawei · 发表于 2012-4-18 20:30:13

好像在哪里见过这种用法

wangguanfu · 发表于 2012-4-18 20:31:45

shangdawei 发表于 2012-4-18 20:30
好像在哪里见过这种用法

反正我是1小时前才想到的办法呵呵

shangdawei · 发表于 2012-4-18 20:33:19

有个ARM JTAG电路, 用到 EPM3128 就是这样子的

wangguanfu · 发表于 2012-4-18 20:35:18

我在想要CPLD的应用，把CPLD接成这样打磨刻上某某 MCU的型号内部逻辑要要用这个CLK做同步关联能憋死那帮抄板破解的孙子不？

wye11083 · 发表于 2012-4-18 20:39:31

不是说一定得是多大的电阻，主要看晶体的反馈强度。晶体的手册上都有说明，比如32K的晶体反馈很低，要是接个小电阻，反馈太强，反而不起振了。原则上只要在CPLD的最大频率范围之内都可以这样用，但是CPLD是带不起来32K之类的低频晶体的，因为CPLD的频率太高。我测试过32K的晶体，接CPLD上（MAX3000系列），频率高达20M+，而且非常不稳定。后来换成4069（非常慢的CMOS非门）就正常了。32K的反馈非常小，所以我当时接的2M电阻晶体输入/5M电阻短接CPLD。

lkl10800139 · 发表于 2012-4-18 20:48:46

这样会被憋死

source.ant · 发表于 2012-4-18 22:10:46

好办法

lkl10800139 · 发表于 2012-4-18 23:09:57

仔细看了王哥的设置。貌似接的5v，我的cpld内核电压是1.8v，VCCIO电压是3.3v，难道是这里影响了晶振的起振?

uindex · 发表于 2012-4-19 00:20:01

2004年TI的应用报告,好奇这个电路原理的可以参考一下：
http://www.ti.com.cn/cn/lit/an/zhca048/zhca048.pdf

peixiuhui · 发表于 2012-4-19 08:08:18

想法是不错。

wangshaosh123 · 发表于 2012-4-19 08:51:19

好玩但没多大实际意义吧

whlz58 · 发表于 2012-4-19 08:55:20

EPM7032用这个电路试过没，我还有几十片

wangguanfu · 发表于 2012-4-19 09:21:47

wangshaosh123 发表于 2012-4-19 08:51
好玩但没多大实际意义吧

呵呵没意义？？

wangguanfu · 发表于 2012-4-19 09:22:21

lkl10800139 发表于 2012-4-18 23:09
仔细看了王哥的设置。貌似接的5v，我的cpld内核电压是1.8v，VCCIO电压是3.3v，难道是这里影响了晶振的起振? ...

我的CPLD 3.3v

lkl10800139 · 发表于 2012-4-19 09:22:35

wangshaosh123 发表于 2012-4-19 08:51
好玩但没多大实际意义吧

可以降低功耗。

wangguanfu · 发表于 2012-4-19 09:23:15

wye11083 发表于 2012-4-18 20:39
不是说一定得是多大的电阻，主要看晶体的反馈强度。晶体的手册上都有说明，比如32K的晶体反馈很低，要是接 ...

刚好实验了32768HZ的工作杠杠的好

wangguanfu · 发表于 2012-4-19 09:24:53

本帖最后由 wangguanfu 于 2012-4-19 09:32 编辑

lkl10800139 发表于 2012-4-19 09:22
可以降低功耗。

还可以省钱哦一个有源晶振再便宜也要两块多了批量的产品这个可是个大数
还可以。。。。反正都要要CPLD的应用，把CPLD接成这样打磨刻上某某 MCU的型号内部逻辑要要用这个CLK做同步关联能憋死那帮抄板破解的孙子不(原本3000RMB能破解的CPLD ，被来来去去的当MCU折腾没个几W破不出来憋死这帮孙子）

lkl10800139 · 发表于 2012-4-19 09:26:04

wangguanfu 发表于 2012-4-19 09:22
我的CPLD 3.3v

晶振振荡的幅度4v多，很高。

wangguanfu · 发表于 2012-4-19 09:29:19

lkl10800139 发表于 2012-4-19 09:26
晶振振荡的幅度4v多，很高。

什么4V多哦实际就是最高=VCC，你看到的4V多是示波器探头引起的振铃现象，只怪我那示波器不够高档（还不是没钱嘛买的便宜货）

h2feo4 · 发表于 2012-4-19 09:32:56

这个非常挑器件，本质上来说，推无源晶振需要反相器在线性区工作。老的乘积项结构，尤其没有IOBank的CPLD可能还问题不大，现代低电压core的FPGA基本上搞不定。

lkl10800139 · 发表于 2012-4-19 09:38:38

本帖最后由 lkl10800139 于 2012-4-19 09:44 编辑

又从头看了一下帖子。王哥更新了。我在试试。
最高是VCCIO电压？我按照这个电路接的，死活不起振。

qutartus 里面的逻辑：

lkl10800139 · 发表于 2012-4-19 10:13:07

还是电路改动还是不行。可能是逻辑图有问题，求教王哥。

yuyu87 · 发表于 2012-4-19 10:22:26

不错，有空试试

lkl10800139 · 发表于 2012-4-20 09:12:21

设计的逻辑图，仿真有波形方向，实际是0电平，要 si

armok · 发表于 2012-4-21 08:19:58

COOL !

wanglivehuo · 发表于 2012-4-21 08:29:07

G00D~刚遇到个相似的问题

ltd62340177 · 发表于 2012-5-8 22:43:37

MARK，没有有源的只有用无源的了

dytdyt2010 · 发表于 2012-5-9 00:03:37

膜拜~~~~

wodish · 发表于 2012-5-14 10:57:56

这个真的是不错！！！

jobwork · 发表于 2012-5-14 16:29:25

牛啊，真的很不错啊

jobwork · 发表于 2012-5-15 08:45:41

好！！！！！！！！！

kingreat · 发表于 2012-8-8 10:14:27

记号mark

IGO_AVR · 发表于 2012-8-11 19:39:01

wang哥，MARK~

chuwei6 · 发表于 2012-8-12 19:24:39

好好学习一下

bcybit · 发表于 2012-9-26 10:20:47

想问下电路中的三态门主要什么作用？谢谢

vnoc · 发表于 2013-1-16 17:26:53

试试，谢了先！

hhxb · 发表于 2013-1-16 17:36:47

看过一个帖子让没有晶振的生活成为可能——UFM
http://www.cnblogs.com/crazybingo/archive/2010/05/14/1735338.html

a9191389 · 发表于 2013-4-25 11:47:27

牛，拜读了。

a9191389 · 发表于 2013-4-25 11:55:52

本帖最后由 a9191389 于 2013-4-25 11:59 编辑

Altera 不用说了：
http://www.altera.com/literature/an/an496.pdf

Lattice 直接有内部振荡器
On-Chip Oscillator and Timer
An internal oscillator is provided for use in miscellaneous housekeeping functions such as watchdog heartbeats,
digital de-glitch circuits and control state machines. The oscillator is disabled by default to save power. Figure 13
shows the block diagram of the oscillator and timer block
The out-put OSCOUT is the direct oscillator output with a typical frequency of 5MHz, whereas, the output TIMEROUT is the
oscillator output divided by an attribute TIMER_DIV.

Elec_Ramble · 发表于 2013-5-31 21:57:57

Mark，有用！

为而不争 · 发表于 2013-8-31 16:15:04

好东西，正找这个呢

skyxjh · 发表于 2013-11-18 20:22:43

我也试试CPLD用无源晶振

skyxjh · 发表于 2013-11-18 23:13:22

用EPM1270实验16MHz晶振不起振

skyxjh · 发表于 2013-11-18 23:28:01

不能稳定起振，有时候可以振荡起来，有时不行，容易停振。

skyxjh · 发表于 2013-11-20 22:33:12

终于可以稳定振荡了，晶振并1M电阻，串51欧到反向器输出端。

lihui_mc · 发表于 2013-12-23 20:57:13

试过成功，cyclone器件，只是占空比不是50%。

另外3.3伏电源，结果波形上边达到4.5伏，下边达到-1伏。可能是垃圾示波器的原因吧。

wx85105157 · 发表于 2014-10-6 18:21:14

wangguanfu 发表于 2012-4-18 20:16
就是是EPM3XXX，对成本相当敏感，
前段时间还在找3RMB以下的CPLD 现在看来没指望了
还有系统里面需要一个C ...

5块的EPM3032哪里可以买到啊？

gujiamao_love · 发表于 2014-10-6 19:45:41

原来使用cpld内部的非门。好思路。

gujiamao_love · 发表于 2014-10-6 19:58:58

bcybit 发表于 2012-9-26 10:20
**** 作者被禁止或删除内容自动屏蔽 ****

反过来不导通呗。我猜。

mcupro · 发表于 2015-2-4 13:17:00

还有一种使用电阻和电容使用2个反相器逻辑生成的振荡器，频率肯定没有这个准确，稳定。我等整理一下，发出来。

NJ8888 · 发表于 2015-2-4 13:35:22

用了CPLD也不差钱吧,CPLD也不省电吧.前提不存在研发路子歪

kickdown · 发表于 2015-3-20 23:08:01

wangguanfu 发表于 2012-4-18 20:31
反正我是1小时前才想到的办法呵呵

今天挖坟看到您这个电路，突然想到2005年读研时老师讲过他们以前用无源晶体做脉冲输出，好像分析原理以后，就是加反相器驱动。
但是又对我们说，接上反相器，不能用，后来用了好久才明白，反相器是要高速的，普通的低速反相器不能用。给我们的建议就是以后设计一定要认真看参数，不能只看拓扑原理通过就OK了。

dukelec · 发表于 2018-6-15 16:08:14

本帖最后由 dukelec 于 2018-6-15 16:33 编辑

可以是可以，不过要约束好，否则可能会出问题，我之前用 16M 的无源晶体，偶尔发现电路功能不太正常，后来甚至干脆不工作，检查发现有的代码可以震荡在 16MHz，有的代码只能震荡在 450KHz 左右，经过对比，发现不能震荡的布线扯的很远，加了约束之后就很稳定了。

加约束前的布线图：

加约束之后的布线图（同一份代码）：

SDC 约束语句：

#set_max_delay -from [get_ports {clk_i}] -to [get_ports {clk_o}] 10.00 # this one not work
# create virtual clock
create_clock -name vclk -period 10
set_clock_uncertainty -setup 0.3 [get_clocks {vclk}]
set_input_delay -max 0.4 -clock vclk [get_ports {clk_i}]
set_output_delay -max 0.4 -clock vclk [get_ports {clk_o}]

复制代码

更多细节见我博客原文：http://blog.dukelec.com/crystal-input-to-fpga

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